特許
J-GLOBAL ID：200903070516728284
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平6-255165
公開番号（公開出願番号）：特開平8-125169
出願日： 1994年10月20日
公開日（公表日）： 1996年05月17日
要約：
【要約】【目的】低濃度ドレイン領域を形成するためのサイドウォール形成を省略して工程を簡略化できると共に、L長が短く、電流駆動能力の高い半導体装置を製造する。【構成】低濃度ドレイン構造の半導体装置を製造する方法において、酸化膜11、ゲート電極形成用導電性膜12を順次積層した半導体基板10上に第1パターンのレジスト13aを形成し、第1パターンのレジスト13aを存在させたままイオン注入してソース・ドレイン領域20を形成した後、第1パターンのレジスト13aの側壁を酸素プラズマ処理などにより浸食させることによってしてレジストの幅を減少させて第2パターンのレジストを形成し、この第2パターンのレジストをマスクとしてゲート電極15をエッチングにより形成し、次いで低濃度ドレイン領域21を形成する。
請求項（抜粋）：
低濃度ドレイン構造の半導体装置を製造する方法において、ゲート絶縁膜、ゲート電極形成用導電性膜を順次積層した半導体基板上にレジストを形成し、このレジストをソース・ドレイン領域間の幅に相当する第1パターンでパターニングするレジストパターニング工程と、第1パターンのレジストを存在させたままソース・ドレイン形成予定領域の半導体基板にソース・ドレイン形成用の不純物をイオン注入するソース・ドレイン領域形成工程と、ソース・ドレイン領域形成工程後、第1パターンのレジストの側壁を浸食することによりレジストの幅を減少させて第2パターンのレジストを形成するレジスト浸食工程と、第2パターンのレジストをマスクとして前記導電性膜をエッチングしてゲート電極を形成するゲート電極形成工程と、ゲート電極を形成した半導体基板に低濃度ドレイン領域を形成する低濃度ドレイン領域形成工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
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