特許

J-GLOBAL ID：200903070527874355

絶縁ゲート型半導体装置およびその製造方法

発明者： 高橋 英樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-054656
公開番号（公開出願番号）：特開平8-316479
出願日： 1996年03月12日
公開日（公表日）： 1996年11月29日
要約：

【要約】【課題】 オン電圧の低減とターンオフできる電流の向上とを両立的に実現する。【解決手段】 N-層42とPベース層44の間に、N-層42よりも不純物濃度の高いN層43が設けられている。また、エミッタ電極51に接続されるPベース層44の露出面には、Pベース層44よりも不純物濃度の高いP+層91が形成されている。N層43が設けられるために、N-層42におけるキャリア分布が、ダイオードのキャリア分布に近くなるので、ターンオフできる電流値が高く維持されたまま、オン電圧が低くなる。さらに、P+層91のために、ホールがPベース層44からエミッタ電極51へと抜け易いので、ターンオフできる電流値が向上する。

請求項（抜粋）：

絶縁ゲート型半導体装置において、第1と第2の主面を有する第1導電型の第1の半導体層と、この第1の半導体層の第1の主面上に配設された低不純物濃度の第2導電型の第2の半導体層と、この第2の半導体層の表面上に密接して配設され、前記第2の半導体層の不純物濃度よりも高い不純物濃度の第2導電型の第3の半導体層と、この第3の半導体層の表面上に密接して配設された第1導電型の第4の半導体層と、この第4の半導体層の表面に選択的に配設された第2導電型の第5の半導体層と、この第5の半導体層の表面に開口部を有し、前記第5の半導体層の表面から少なくとも前記第4の半導体層を貫通する深さを有する溝と、この溝の内壁に配設された絶縁膜と、この絶縁膜を介して前記第4の半導体層と対向して前記溝内に配設された制御電極と、前記第4及び第5の半導体層表面上に配設された第1の主電極と、前記第1の半導体層の第2の主面上に配設された第2の主電極と、を備えた絶縁ゲート型半導体装置。

FI (3件)：

H01L 29/78 655 E ,  H01L 29/78 652 H ,  H01L 29/78 653 C