特許
J-GLOBAL ID：200903070535497501
シンクロナスDRAM
発明者：
出願人/特許権者：
代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平5-235225
公開番号（公開出願番号）：特開平7-093970
出願日： 1993年09月21日
公開日（公表日）： 1995年04月07日
要約：
【要約】【目的】電源投入後アクセス可能になるまでの時間を短縮し、かつ、プログラムによるモード設定の煩雑さを低減する。【構成】モード初期設定回路30は、外部から供給される電源電圧VCCの立ち上がりの際に電源電圧VCCが規定値に達したことを検出して1個のパルスRSTを発生させるリセット信号発生回路31と、一端がリセット信号発生回路31の出力端に共通に接続され、他端がフリップフロップ11〜13のセット入力端S及びリセット入力端Rのいずれかに接続された不揮発性スイッチ素子32〜37、例えば電気的に又はレーザで熔断自在なヒューズを有する。
請求項（抜粋）：
動作モードを設定するためのモードレジスタ(10)と、外部からの制御信号をデコードしてモードレジスタセット信号(MRS)を生成し、該モードレジスタセット信号がアクティブのときにアドレス(A0〜A6)をデコードして該モードレジスタに動作モードを設定するコマンドデコーダ(20)と、を有し、設定された該動作モードでクロック入力(CLK)に同期してデータ入出力を行うシンクロナスDRAMにおいて、電源電圧(VCC)の立ち上りの際に該電源電圧が規定値に達したことを検出してリセット信号(RST)を生成し、該リセット信号のタイミングで該モードレジスタに該動作モードの初期値を設定するモード初期設定回路(30)、を有することを特徴とするシンクロナスDRAM。
FI (2件)：
G11C 11/34 362 C
, G11C 11/34 362 Z
