特許
J-GLOBAL ID：200903070573339472
出力回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-200737
公開番号（公開出願番号）：特開平6-053809
出願日： 1992年07月28日
公開日（公表日）： 1994年02月25日
要約：
【要約】【目的】高い電源電圧の集積回路とバス配線を共用して使用する場合にも出力端子から電源端子への電流経路が生じないようにして消費電力の増大を防ぐ。【構成】電源VDDと接地VSSの間にPチャネルMOSFET101、ディプリーション型NチャネルMOSFET102a、NチャネルMOSFET103の直列回路を設け、出力端子Tから電源VDD以上の電圧が印加された場合にも、バックゲートバイアス効果等を利用してディプリーション型NチャネルMOSFET102aを非導通状態に導く。【効果】PチャネルMOSFET101のドレインの電位を略VDD以下に押さえることによってPチャネルMOSFET101のドレイン、N型ウェル間の寄生ダイオードが順方向にバイアスされることを防止し、出力端子0から電源VDDへの電流路を遮断する。
請求項（抜粋）：
第1の電源と第2の電源の間に、エンハンスメント型PチャネルMOSFETとディプリーション型NチャネルMOSFETとエンハンスメト型NチャネルMOSFETを前記の順序で直列接続した回路を設け、前記ディプリーション型NチャネルMOSFETと前記エンハンスメト型NチャネルMOSFETの接続点を出力端子と接続し、前記エンハンスメント型PチャネルMOSFETのゲートに第1の入力信号を供給し、前記エハンスメント型NチャネルMOSFETのゲートに第2の入力信号を供給し、かつ、前記第1の入力信号と前記第2の入力信号がいずれもハイレベルの第1の状態と、いずれもローレベルの第2の状態と、第1の入力信号がハイレベルで第2の入力信号がローレベルの第3の状態とを有することを特徴とする出力回路。
IPC (4件)：
H03K 19/0175
, H01L 27/08 331
, H03K 17/687
, H03K 19/003
H03K 19/00 101 J
, H03K 17/687 F
