特許
J-GLOBAL ID：200903070573735602
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-138932
公開番号（公開出願番号）：特開平7-211059
出願日： 1994年06月21日
公開日（公表日）： 1995年08月11日
要約：
【要約】【目的】 階層ビット線構造を備える半導体記憶装置におけるビット線容量に起因するノイズのセンス動作に及ぼす影響を除去するとともに正確に階層ビット線を中間電位にイコライズ/プリチャージすることを目的とする。【構成】 ビット線は、各メモリセル列グループB♯0〜B♯3に対応して配置されるサブビット線SBLa0〜SBLa3およびSBLb0〜SBLb3とメインビット線MBLaおよびMBLbを含む。ワード線選択時に分離トランジスタSPGaが非導通状態とされ、メインビット線MBLaが分割メインビット線MBLa0およびMBLa1に2分割されかつ選択ワード線を含むメモリグループとこの分離トランジスタとについて対称な位置にあるメモリセルブロックが選択状態とされる。分離トランジスタがSPGbが非導通状態とされた後にセンスアンプSAaおよびSAbがセンス動作を実行する。
請求項（抜粋）：
行列状に配置され、かつ各列が複数のブロックに分割され、隣接する2列が対をなすように配置される複数のメモリセルと、各前記列に対応して配設され、かつメモリセル列対と対応して対をなすように配置される複数のメインビット線とを含み、メインビット線の各対は、第1および第2のメインビット線を含み、メモリセル各列において各ブロックに対応して配置され、各々に対応の列ブロックのメモリセルが接続される複数のサブビット線を備え、同じブロックの隣接する列に配置されるサブビット線は対をなし、かつ各サブビット線対は第1および第2のサブビット線を含み、各前記第1のメインビット線に対応して設けられ、対応の第1のメインビット線を2分割するように設けられる第1のゲート手段と、ブロック選択信号に応答して、各サブビット線とメインビット線とを接続するためのブロック選択ゲート手段を備え、前記ブロック選択ゲート手段は、前記ブロック選択信号に応答して1つのサブビット線を第1のメインビット線に接続し、かつ少なくとも1本のサブビット線を第2のメインビット線に接続するゲート手段を含み、各メインビット線対に対応して設けられかつ対応のメインビット線対の前記第1のゲート手段に関して対向するように配置される、対応の第1および第2のメインビット線上の信号を検知増幅するための複数のセンスアンプと、前記センスアンプのセンス動作時、前記第1および第2のメインビット線をそれぞれ対向配置された対応のセンスアンプの一方および他方にのみ各々接続するための第2のゲート手段とを含み、前記第1のゲート手段は、ワード線選択動作時遮断状態となって各前記第1のメインビット線を2分割する、半導体記憶装置。
引用特許：
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