半導体集積回路装置およびその製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-107011
公開番号（公開出願番号）：特開2002-305289
出願日： 2001年04月05日
公開日（公表日）： 2002年10月18日
要約：

【要約】【課題】 FeRAMメモリセルの強誘電体膜からなる容量絶縁膜の膜質の劣化を防止し、FeRAMメモリセルの特性を向上させる。【解決手段】FeRAMメモリセルのキャパシタC上に、キャパシタCを構成する容量絶縁膜11a(PZT膜)よりPbの組成比が多いPZT膜を、堆積した後、異方性エッチングを施すことにより、キャパシタCの側壁にサイドウォール膜SWを形成する。その結果、例えば、キャパシタC上に形成されるTEOS膜中の水素やH2O等の影響を低減することができ、容量絶縁膜11aの特性劣化を低減させることができる。

請求項（抜粋）：

半導体基板の主表面に形成されたメモリセル選択用MISFETと、前記メモリセル選択用MISFETに直列に接続されたキャパシタとを有する半導体集積回路装置の製造方法であって、(a)前記半導体基板上にゲート絶縁膜およびゲート電極を形成し、前記ゲート電極の両側の半導体基板中にソース、ドレイン領域を形成するこよにより、前記半導体基板主表面に前記メモリセル選択用MISFETを形成する工程と、(b)前記メモリセル選択用MISFET上に層間絶縁膜を形成する工程と、(c)前記層間絶縁膜上に第1の導電性膜、強誘電体材料からなる第1絶縁膜および第2の導電性膜を順次堆積し、パターニングすることにより第1の導電性膜からなる下部電極、第1絶縁膜および第2の導電性膜からなる上部電極とで構成されるキャパシタを形成する工程と、(d)前記キャパシタ上を含む層間絶縁膜上に、強誘電体材料膜を堆積し、異方的にエッチングすることにより、前記キャパシタの側壁に第2絶縁膜を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。

IPC (6件)：

H01L 27/105 , H01L 21/3205 , H01L 21/768 , H01L 21/8242 , H01L 27/10 461 , H01L 27/108

FI (6件)：

H01L 27/10 461 , H01L 27/10 444 B , H01L 27/10 651 , H01L 21/88 R , H01L 21/88 K , H01L 21/90 A

Fターム (64件)：

5F033HH04 , 5F033HH07 , 5F033HH08 , 5F033HH18 , 5F033HH33 , 5F033HH35 , 5F033JJ01 , 5F033JJ08 , 5F033JJ18 , 5F033JJ19 , 5F033JJ25 , 5F033JJ33 , 5F033KK01 , 5F033KK07 , 5F033KK18 , 5F033KK35 , 5F033LL04 , 5F033MM05 , 5F033MM08 , 5F033MM13 , 5F033NN06 , 5F033NN07 , 5F033NN40 , 5F033QQ08 , 5F033QQ09 , 5F033QQ10 , 5F033QQ12 , 5F033QQ16 , 5F033QQ31 , 5F033QQ37 , 5F033QQ48 , 5F033QQ58 , 5F033QQ65 , 5F033QQ70 , 5F033QQ74 , 5F033RR01 , 5F033RR04 , 5F033RR15 , 5F033SS04 , 5F033SS11 , 5F033SS22 , 5F033TT02 , 5F033TT06 , 5F033VV05 , 5F033VV10 , 5F033VV16 , 5F033XX00 , 5F033XX01 , 5F033XX03 , 5F033XX09 , 5F083FR02 , 5F083GA11 , 5F083JA15 , 5F083JA35 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA43 , 5F083MA06 , 5F083MA17 , 5F083MA19 , 5F083NA08 , 5F083PR39 , 5F083PR40

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