メモリ制御装置

発明者：
出願人/特許権者：
代理人 (1件)：石井康夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-006751
公開番号（公開出願番号）：特開平9-198298
出願日： 1996年01月18日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】比較的小規模のラッチ容量で、メモリアクセス競合時でもメモリの読み出し、書き込みともに迅速なメモリアクセスが可能なメモリ制御装置を提供する。【解決手段】第1の制御装置1がメモリ装置10をアクセス中に第2の制御装置2がアクセスするとき、アクセス検知回路3を通じて、ウエイト発生回路4から第2の制御装置2に対してウエイトを発生する。同時に第2の制御装置2のRASアドレスをラッチ制御回路5の指示に従い、ラッチ回路8がラッチする。また、第2の制御装置2のRAS2信号とCAS2信号をRAS,CAS検知装置6が検知して、メモリ装置10のリフレッシュかリードもしくはライトかを判断する。第1の制御装置1のメモリアクセス終了後、セレクタ9を切り換え、RAS,CAS切換調整回路7にて、第2の制御装置2のアクセスの種別に応じて各制御信号のタイミングを調整してメモリ装置10に送出する。

請求項（抜粋）：

第1の制御装置と、第2の制御装置と、前記第1の制御装置と前記第2の制御装置により共有される共有メモリ装置と、前記第1および第2の制御装置からの前記共有メモリ装置へのアクセス信号に応じて前記共有メモリ装置のアクセス使用権を制御する調停手段を備えたメモリ制御装置において、前記調停手段は、前記第1の制御装置が前記共有メモリ装置をアクセス中に前記第2の制御装置からメモリアクセス信号が入力されると前記第2の制御装置から送られるアドレスをラッチするラッチ手段と、前記第1の制御装置が前記共有メモリ装置をアクセス中に前記第2の制御装置からアクセス信号が入力されると前記第1の制御装置がアクセス中は前記第2の制御装置に対してウエイトをかけるとともに前記第1の制御装置のアクセス終了後に前記ラッチ手段から前記共有メモリ装置にアドレスを出力し前記第2の制御装置のウエイトを解除する制御手段を有することを特徴とするメモリ制御装置。

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