特許

J-GLOBAL ID：200903070696406956

不揮発性半導体記憶装置

発明者： 高木 俊介
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-293929
公開番号（公開出願番号）：特開2000-123583
出願日： 1998年10月15日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】 多値メモリのビット数の増加に拘わらず、レイアウト面積の増加を必要最小限に抑制でき、書き込みディスターブの軽減および書き込みの高速化を実現できる不揮発性半導体記憶装置を実現する。【解決手段】読み出しのときビット線電位保持回路はビット線の電位を保持し、保持されたビット線電位に応じて第1および第2のノードの電位がそれぞれ設定される。読み出しおよび書き込み後のベリファイにおいて、期値に設定された第1と複数の第2のデータラッチ回路は第1および第2のノードの電位に応じてそれぞれのラッチデータが設定され、第1のデータラッチ回路のラッチデータが変化したとき、読み出しまたはベリファイが終了するので、多値メモリのビット数に応じて設けられた第2のデータラッチ回路のレイアウト面積を小さくでき、チップ面積を低減できる。

請求項（抜粋）：

周囲と絶縁されている電荷蓄積層に蓄積されている電荷の量に応じてしきい値電圧が制御される記憶素子からなる不揮発性半導体記憶装置であって、上記記憶素子の制御端子に接続されているワード線に所定の電圧を印加するワード線電圧印加手段と、上記記憶素子の出力端子に接続されているビット線に所定のビット線電圧を印加するビット線電圧設定手段と、読み出しのとき上記ビット線の電位を増幅して、増幅された上記ビット線電位を保持するビット線電位保持回路と、上記ビット線電位保持回路により保持されたビット線電位に応じて第1のレベルに設定される第1のノードと、上記ビット線電位保持回路により保持されたビット線電位に応じて第2のレベルに設定される第2のノードと、入力端子と出力端子が互いに接続されている二つのインバータからなり、一方の上記入出力端子の接続点が第1のゲートを介して上記第1のノードに接続され、他方の上記入出力端子の接続点が第2のゲートを介して上記第2のノードに接続されている第1のデータラッチ回路と、入力端子と出力端子が互いに接続されている二つのインバータからなり、一方の上記入出力端子の接続点が第3のゲートを介して上記第1のノードに接続され、他方の上記入出力端子の接続点が第4のゲートを介して上記第2のノードに接続され、上記記憶素子の記憶データのビット数に応じて設けられている複数の第2のデータラッチ回路と、読み出しおよび書き込み後のベリファイにおいて上記ビット線電位保持回路により上記ビット線電位が保持されたあと、当該保持されたビット線電位に応じて上記第1および第2のデータラッチ回路のラッチデータをそれぞれ設定するラッチデータ設定回路とを有する不揮発性半導体記憶装置。

FI (2件)：

G11C 17/00 641 ,  G11C 17/00 611 F

Fターム (6件)：

5B025AA03 ,  5B025AB01 ,  5B025AC03 ,  5B025AD04 ,  5B025AD05 ,  5B025AE05