特許

J-GLOBAL ID：200903070767947511

半導体装置

発明者： 角 成生 ,  松浦 達治
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-339981
公開番号（公開出願番号）：特開平6-187129
出願日： 1992年12月21日
公開日（公表日）： 1994年07月08日
要約：

【要約】【構成】N型MOSトランジスタ2,3,4,5より成る論理生成部とP型MOSトランジスタ6,7より成るラッチ回路を合わせた回路からなる。全加算器の場合、基本構成の回路を3組と出力ドライバとしてCMOSインバータ10,11,12,13を組み合わせる。入力は、14と15,16と17,18と19それぞれ3組の相補な信号が入力され、20と21の相補な和出力と22と23の相補な積が出力される。【効果】動作速度の向上および素子数低減の効果がある。さらに、従来の回路を低しきい値化した場合に比べ、高速化の効果がより大きい。

請求項（抜粋）：

第1のN型MOSトランジスタのドレインと第2のN型MOSトランジスタのドレインと第3のP型MOSトランジスタのドレインと第4のP型MOSトランジスタのゲートが接続された第1の出力端子と、第5のN型MOSトランジスタのドレインと第6のN型MOSトランジスタのドレインと前記第3のP型MOSトランジスタのゲートと前記第4のP型MOSトランジスタのドレインとが接続された第2の出力端子を有し、前記第1,第2,第5,第6のN型MOSトランジスタのソースおよびゲートに信号が入力され、前記第3,第4のP型MOSトランジスタのソースが高電圧電源に接続され、前記第1の出力端子と前記第2の出力端子は相補の信号を出力する構成の回路を備えた半導体装置において、この構成の回路を複数用いることにより、3組の相補入力に対し、相補の和信号と相補の積信号を出力する機能を有することを特徴とする半導体装置。

IPC (5件)：

G06F 7/50 ,  G06F 7/52 310 ,  G11C 11/41 ,  G11C 11/417 ,  H03K 19/20

FI (3件)：

G11C 11/34 U ,  G11C 11/34 305 ,  G11C 11/34 345