特許
J-GLOBAL ID：200903070812291746
積層セラミック電子部品の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 均 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-105256
公開番号（公開出願番号）：特開2003-017358
出願日： 2002年04月08日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】 誘電体層の薄層化や多層化が進んでも、クラックなどの構造欠陥を生じにくい特定組成の誘電体層を持つ積層セラミック電子部品の製造方法を提供すること。【解決手段】 焼成後に、組成式{(Sr<SB>1-x </SB>Ca<SB>x </SB>)O}<SB>m </SB>・(Ti<SB>1-y </SB>Zr<SB>y </SB>)O<SB>2 </SB>で示され、前記組成式中の各モル比を示す記号m、記号xおよび記号yが、0.75≦m<1.08、0≦x≦1.00、0.5≦y≦1.00の関係となるような原料を含む誘電体層と、卑金属を含む内部電極層とが交互に複数配置された焼成前素子本体を焼成する焼成工程を有する積層セラミック電子部品の製造方法であって、前記焼成工程が、焼成温度まで昇温させる昇温工程を有し、前記昇温工程の途中から水素を導入することを特徴とする積層セラミック電子部品の製造方法。
請求項（抜粋）：
焼成後に、組成式{(Sr<SB>1-x </SB>Ca<SB>x </SB>)O}<SB>m </SB>・(Ti<SB>1-y </SB>Zr<SB>y </SB>)O<SB>2 </SB>で示され、前記組成式中の各モル比を示す記号m、記号xおよび記号yが、0.75≦m<1.08、0≦x≦1.00、0.5≦y≦1.00の関係となるような原料を含む誘電体層と、卑金属を含む内部電極層とが交互に複数配置された焼成前素子本体を焼成する焼成工程を有する積層セラミック電子部品の製造方法であって、前記焼成工程が、焼成温度まで昇温させる昇温工程を有し、前記昇温工程の途中から水素を導入することを特徴とする積層セラミック電子部品の製造方法。
IPC (4件)：
H01G 4/12 364
, C04B 35/48
, C04B 35/49
, C04B 35/64
H01G 4/12 364
, C04B 35/48 D
, C04B 35/49 Z
, C04B 35/64 C
4G031AA04
, 4G031AA05
, 4G031AA11
, 4G031AA12
, 4G031BA09
, 4G031GA07
, 4G031GA08
, 4G031GA11
, 5E001AB03
, 5E001AC09
, 5E001AE00
, 5E001AE01
, 5E001AE03
, 5E001AH08
, 5E001AH09
