特許

J-GLOBAL ID：200903070847950734

半導体メモリ装置の製造方法

発明者： 黒田 英明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-287098
公開番号（公開出願番号）：特開平5-102429
出願日： 1991年10月07日
公開日（公表日）： 1993年04月23日
要約：

【要約】【目的】 半導体メモリーの同一基板上に、メモリセル部側で耐圧を、周辺回路部側で電流駆動能力をそれぞれ確保するようなMOSトランジスタを工程数を増大させずに形成する。【構成】 周辺回路部側Pとメモリセル部側Mで別個の幅のサイドウォール9,14を形成して、MOSトランジスタの特性を両者で異ならせる。このため耐圧と電流駆動能力の確保が両立する。接続層16b,16mは、メモリセル部Mでのみ形成され、その導電型がn型のみとなるために、不純物の打ち分けが不要となり、工程数が増加しない。

請求項（抜粋）：

同一半導体基板上にメモリセル部と周辺回路部が設けられ、前記メモリセル部及び前記周辺回路の各MOSトランジスタのゲート電極の側壁にサイドウォールが形成される半導体メモリ装置の製造方法において、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板上の全面に第1の絶縁膜を被着する工程と、前記メモリセル部側を覆って前記第1の絶縁膜をエッチングして前記周辺回路部のみに前記サイドウォールを形成する工程と、前記周辺回路部のみに高濃度不純物領域を形成するためのイオン注入をする工程と、前記半導体基板上の全面に第2の絶縁膜を被着する工程と、前記周辺回路部側を覆って第1及び第2の絶縁膜をエッチングして前記メモリセル部のみに前記サイドウォールを形成する工程と、前記メモリセル部のみにn型の不純物を高濃度に含む接続層を前記サイドウォールと整合的に形成する工程とを順次具備することを特徴とする半導体メモリ装置の製造方法。