特許
J-GLOBAL ID：200903070876039234
PLL回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-271579
公開番号（公開出願番号）：特開平10-098378
出願日： 1996年09月20日
公開日（公表日）： 1998年04月14日
要約：
【要約】【課題】 本発明は、PLL回路において、広帯域なプルインレンジおよびロックインレンジおよび高速応答と、良好なSN比を得ることの可能なPLL回路を提供する。【解決手段】 第1の位相比較器と、第1の低域通過フィルタと、VCOとを有して、基準信号に対して、周波数同期および位相同期した信号を出力するPLL回路において、前記第1の位相比較器の出力から和の周波数成分を取り出すフィルタ手段と、前記VCOの出力周波数を2てい倍する周波数てい倍器と、該周波数てい倍器の出力を増幅する増幅器と、該増幅器の出力信号と、前記和の周波数成分を取り出すフィルタ手段の出力周波数とを位相比較する第2の位相比較器と、該第2の位相比較器の出力の差の周波数を取り出す第2の低域通過フィルタとを設け、該第2の低域通過フィルタと、前記第1の低域通過フィルタとの出力で前記VCOを制御する解決手段。
請求項（抜粋）：
PLL回路において、差の周波数成分によるフィードバックループと、和の周波数成分によるフィードバックループループとのループゲイン差を設けてVCOを制御することを特徴としたPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/08 P
, H03L 7/10 A
