特許

J-GLOBAL ID：200903070897994007

フェーズ・ロックド・ループ回路

発明者： 島野 利夫
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山口 邦夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-134391
公開番号（公開出願番号）：特開平8-330952
出願日： 1995年05月31日
公開日（公表日）： 1996年12月13日
要約：

【要約】【目的】ダンピング抵抗器を用いないで任意のダンピングファクタを設定できるようにする。【構成】可変発振器12と、この可変発振出力と基準信号との位相比較を行なう位相比較器16と、位相比較出力に応じた制御信号に変換するチャージポンプ回路18と、この制御信号を微分する微分器40と、微分信号に制御信号を加算する加算器42とで構成され、加算信号で可変発振器12の発振周波数が制御される。微分器40の利得やカットオフ周波数によってPLL系のダンピングファクタを設定できる。これによって系のダイナミックレンジを狭くでき、これにともなって低電源化、IC化が可能になる。

請求項（抜粋）：

可変発振器と、この可変発振出力と基準信号との位相比較を行なう位相比較器と、位相比較出力に応じた制御信号に変換する変換回路と、この制御信号を微分する微分器と、微分信号に上記制御信号を加算した信号で上記可変発振器の発振周波数が制御されるようになされたことを特徴とするフェーズ・ロックド・ループ回路。