特許

J-GLOBAL ID：200903070902180013

半導体記憶装置

発明者： 日高 秀人 ,  鶴田 孝弘 ,  須磨 克博
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-230044
公開番号（公開出願番号）：特開平8-097381
出願日： 1994年09月26日
公開日（公表日）： 1996年04月12日
要約：

【要約】【目的】 レイアウト面積の増大を抑えつつ、非選択のメモリセルにおいてセルキャパシタの電荷がトランスファーゲートを介してリークするのを防止し、かつビット線間のノイズ干渉を低減する。【構成】 ビット線/BL1およびBL2の間にボディ固定線FL2を設ける。ビット線/BL2およびBL3の間にボディ固定線FL3を設ける。隣接する2つのメモリセル20におけるトランスファーゲート28のボディ領域をコンタクトホール、中間層55およびコンタクトホール63を介して1つのボディ固定線FL2,FL3の1箇所で接続する。ボディ固定線FL2,FL3はビット線と同じ配線層に形成する。

請求項（抜粋）：

SOI基板と、前記SOI基板上に行方向に沿って配置された複数のワード線と、前記SOI基板上に列方向に沿って配置された複数のビット線対と、前記SOI基板上であって前記複数のワード線および前記複数のビット線対の交点のいずれかに対応して設けられ、各々が、データを蓄積する蓄積手段、およびその蓄積手段および対応するビット線対の一方ビット線の間に接続され、対応するワード線の電位に応答して導通状態となる第1のトランジスタを含む複数のメモリセルと、前記SOI基板上に配置され、所定電位が供給される複数のボディ固定線とを備え、前記複数のメモリセルにおける第1のトランジスタが、ソース領域とドレイン領域とそれらソース領域およびドレイン領域の間に位置するボディ領域とを有し、前記複数のメモリセルにおける第1のトランジスタのボディ領域が、前記複数のボディ固定線に接続されていることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 29/786

FI (4件)：

H01L 27/10 681 A ,  H01L 27/10 671 C ,  H01L 27/10 681 B ,  H01L 29/78 613 B