特許

J-GLOBAL ID：200903070918230479

出力バッファ回路

発明者： 小串 憲明
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-216582
公開番号（公開出願番号）：特開2000-049585
出願日： 1998年07月31日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】スルーレート制御型の出力バッファ回路に関し、素子数の低減化による低価格化を図ることができ、しかも、製造プロセスにばらつきがあっても、出力動作の安定性を確保することができ、更に、スルーレートの調整の容易化を図ることができるようにする。【解決手段】pMOSトランジスタ10を演算増幅器で駆動せずにnMOSトランジスタ22で駆動し、また、nMOSトランジスタ11を演算増幅器で駆動せずにpMOSトランジスタ23で駆動するようにし、更に、バイアス回路21を、固定抵抗を使用せずに、pMOSトランジスタ15、24及びnMOSトランジスタ16、25で構成する。

請求項（抜粋）：

第1の電源線と出力端子との間に接続された第1の出力トランジスタと、前記出力端子と第2の電源線との間に接続された第2の出力トランジスタと、前記第1、第2の出力トランジスタのオン、オフを制御する出力トランジスタ制御回路と、前記出力端子に出力される出力信号のスルーレートを制御する容量とを有する出力バッファ回路において、前記出力トランジスタ制御回路は、前記第1の電源線と所定点との間に接続されたプルアップ回路と、前記所定点と前記第2の電源線との間に接続されたプルダウン回路と、前記第1の出力トランジスタのゲートと前記所定点との間に接続された第1のスイッチ素子と、前記第1の電源線と前記第1の出力トランジスタのゲートとの間に接続された第2のスイッチ素子と、前記第2の出力トランジスタと前記所定点との間に接続された第3のスイッチ素子と、前記第2の出力トランジスタのゲートと前記第2の電源線との間に接続された第4のスイッチ素子とを備え、前記容量は、前記出力端子と前記所定点との間に接続されていることを特徴とする出力バッファ回路。

IPC (4件)：

H03K 19/0175 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H03K 19/00 101 F ,  H01L 21/82 P ,  H01L 27/04 E

Fターム (26件)：

5F038AC05 ,  5F038AC14 ,  5F038AR26 ,  5F038AV06 ,  5F038AV13 ,  5F038BB05 ,  5F038CD08 ,  5F038CD14 ,  5F038DF06 ,  5F038EZ20 ,  5F064BB01 ,  5F064BB28 ,  5F064CC12 ,  5F064CC22 ,  5F064CC23 ,  5F064DD32 ,  5J056AA04 ,  5J056BB21 ,  5J056BB52 ,  5J056CC00 ,  5J056DD13 ,  5J056DD28 ,  5J056DD51 ,  5J056EE11 ,  5J056FF07 ,  5J056GG14