特許

J-GLOBAL ID：200903070920368194

SRAMメモリセル構造

発明者： 内貴 唯八
出願人/特許権者： ソニー株式会社
代理人 (1件)： 高月 亨
公報種別：公開公報
出願番号（国際出願番号）：特願平4-194871
公開番号（公開出願番号）：特開平6-021399
出願日： 1992年06月29日
公開日（公表日）： 1994年01月28日
要約：

【要約】【目的】 SRAMのソフトエラー耐性を飛躍的に改善できるメモリセル構造であって、しかもプロセス的にも容易に形成でき、かつセルサイズの増大もないSRAMメモリセル構造を提供する。【構成】 負荷素子としてPMOSトランジスタを用いた1対のインバータを備え、一方のインバータの主記憶ノードと他方のインバータの負荷PMOSトランジスタのゲートとの間に抵抗R,R′を設け、負荷PMOSトランジスタのドレインとゲートとの間に容量C,C′を設け、容量は、ポリSi等の導電材料層1,1′を形成してこの層により容量素子を形成し、及び/または抵抗は、負荷PMOSトランジスタのゲート電極2,2′により構成したSRAMメモリセル構造。

請求項（抜粋）：

負荷素子としてPMOSトランジスタを用いた1対のインバータを備えるSRAMメモリセル構造であって、一方のインバータの主記憶ノードと他方のインバータの負荷PMOSトランジスタのゲートとの間に抵抗を設け、前記負荷PMOSトランジスタのドレインとゲートとの間に容量を設けるとともに、前記容量は、導電材料層を形成してこの層により容量素子を形成することにより構成したことを特徴とするSRAMメモリセル構造。

IPC (3件)：

H01L 27/11 ,  H01L 27/04 ,  H01L 29/784

FI (2件)：

H01L 27/10 381 ,  H01L 29/78 311 C