特許

J-GLOBAL ID：200903070953307816

半導体装置の製造方法

発明者： 大塚 渉
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-009516
公開番号（公開出願番号）：特開2000-208625
出願日： 1999年01月18日
公開日（公表日）： 2000年07月28日
要約：

【要約】【課題】 ゲート電極の上面及び側面を保護膜で被覆してコンタクトホールを形成する半導体装置の製造工程を少なくする。【解決手段】 上面及び側面がSiN保護膜で被覆された活性領域上電極8aとフィールド領域上電極8fとを形成する。続いて、フィールド領域上電極8fの上面を被覆する保護膜6を選択的に除去した後に層間絶縁膜14を形成し、活性領域上のコンタクトホールとフィールド領域上のコンタクトホールとを同時に開口する。

請求項（抜粋）：

上面が上部保護膜で被覆されるとともに側面がサイドウォールにより被覆された半導体基板の活性領域の活性領域上電極と、上面が上部保護膜で被覆されるとともに側面がサイドウォールにより被覆され上記活性領域上電極と接続された半導体基板のフィールド領域のフィールド領域上電極とを形成する電極形成工程と、上記活性領域上電極上にレジストをパターニングするレジストパターニング工程と、フィールド上領域電極の上面に被覆された上部保護膜を選択的に除去する上部保護膜除去工程と、上記レジストを除去するレジスト除去工程と、上記上部保護膜及びサイドウォールに対してエッチング選択比を確保した層間絶縁膜を、半導体基板全面に成膜する層間絶縁膜成膜工程と、上記活性領域のソース/ドレイン領域を上部配線層と接続するためのコンタクトホールと、上記フィールド領域のフィールド領域上電極と上部配線層とを接続するためのコンタクトホールとを、エッチングにより同時に形成するコンタクトホール形成工程とを備える半導体装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 21/90 A ,  H01L 21/28 L ,  H01L 21/90 C ,  H01L 29/78 301 P

Fターム (43件)：

4M104BB01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD07 ,  4M104DD08 ,  4M104DD09 ,  4M104DD16 ,  4M104DD17 ,  4M104EE05 ,  4M104EE09 ,  4M104EE17 ,  4M104FF14 ,  5F033KK01 ,  5F033KK04 ,  5F033KK28 ,  5F033MM07 ,  5F033MM15 ,  5F033PP06 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT08 ,  5F033XX01 ,  5F040DC01 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EC26 ,  5F040EF02 ,  5F040EH08 ,  5F040FA03 ,  5F040FA07 ,  5F040FA18 ,  5F040FC22