特許
J-GLOBAL ID：200903070962032951

半導体記憶装置

発明者：
井上 尚也

井上 尚也 について

, 
林 喜宏

林 喜宏 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (4件)： 宮崎 昭夫 ,  岩田 慎一 ,  緒方 雅昭 ,  石橋 政幸
公報種別：公開公報
出願番号（国際出願番号）：特願2004-004179
公開番号（公開出願番号）：特開2005-197579
出願日： 2004年01月09日
公開日（公表日）： 2005年07月21日
要約：
【課題】ペロブスカイト構造の誘電体容量素子を低温で形成し、半導体集積回路の特性変動や特性劣化を抑え、高性能な電体容量素子と高性能なロジック回路との混載を可能にする。【解決手段】Pb系ペロブスカイト誘電体容量素子において、ペロブスカイト型導電性酸化物LaNiO3と貴金属であるRuを積層にした下部電極を用い、Ru系層とLaNiO3系膜の界面に密着性を向上させるためのRuがLaNiO3系膜中に拡散したミキシング層を有し、かつRuの(002)配向度が90%以上であり、LaNiO3が(100)に優先配向していることを特徴とすることで、PZT膜の配向とグレインサイズを制御し、平坦で配向性に優れたPZT膜を得る。【選択図】図1
請求項（抜粋）：
Ru系膜と該Ru系膜上に形成されたペロブスカイト型構造のLaNiO3系膜とで構成される下部電極と、該LaNiO3系膜上に形成されたペロブスカイト型構造の誘電体膜と、該誘電体膜上に形成された上部電極と、を有する容量素子を搭載する半導体装置。
IPC (1件)：
H01L27/105
FI (1件)：
H01L27/10 444B
Fターム (18件)：
5F083FR02 ,  5F083GA29 ,  5F083JA05 ,  5F083JA13 ,  5F083JA15 ,  5F083JA17 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA44 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR22 ,  5F083PR40 ,  5F083PR41
引用特許：
出願人引用 (9件)
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審査官引用 (2件)
引用文献：
審査官引用 (2件)

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