特許

J-GLOBAL ID：200903070982739849

半導体装置の製造方法

発明者： 伴 和弘 ,  清水 茂 ,  開沼 良浩
出願人/特許権者： 株式会社ルネサステクノロジ ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-008639
公開番号（公開出願番号）：特開2004-221423
出願日： 2003年01月16日
公開日（公表日）： 2004年08月05日
要約：

【課題】半導体ウェハから取り出したチップにクラックが入ったり、チップが欠けたりすることを防止できる半導体装置の製造方法を提供する。また、薄型ウェハから数多くのチップを取り出す場合に時間短縮を図ることができる半導体装置の製造方法を提供する。【解決手段】複数のチップ領域を有する半導体ウェハのチップ領域形成面にレジスト膜を塗布する。そして、フォトリソグラフィ技術を使用して塗布したレジスト膜をパターニングする。パターニングは、チップ領域上にのみレジスト膜4が残るようにする。その後、半導体ウェハの裏面にレジスト膜5を塗布した後、半導体ウェハをドライエッチングする。すると半導体ウェハから個片化したチップ6が得られる。【選択図】 図9

請求項（抜粋）：

(a)複数のチップ領域を有するウェハの一方の面にレジスト膜を塗布する工程と、 (b)塗布された前記レジスト膜をパターニングする工程と、 (c)パターニングした前記レジスト膜をマスクとして前記ウェハをドライエッチングすることにより、前記ウェハを複数のチップに個片化する工程とを備えることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L21/301 ,  H01L21/3065

FI (2件)：

H01L21/78 S ,  H01L21/302 105A

Fターム (5件)：

5F004DA18 ,  5F004DB01 ,  5F004EA01 ,  5F004EB08 ,  5F004FA08