特許
J-GLOBAL ID：200903071008074704
MOS型半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平5-332761
公開番号（公開出願番号）：特開平7-193134
出願日： 1993年12月27日
公開日（公表日）： 1995年07月28日
要約：
【要約】【目的】論理回路部分の高速性とメモリセル部分の大容量化を阻害することなく、論理回路とメモリを特別なプロセスの付加なしに同一チップ内に混載させたMOS型半導体装置を提供することを目的とする。【構成】チャネルイオン注入領域をゲート近傍のみに限定し、チャネルイオン注入領域がソース及びドレインを完全に囲まないように構成し、ソース、ドレインとチャネルイオン注入領域の間の接合容量を低減させた論理回路部分と、全面に加速電圧の大きいチャネルイオン注入を実施し、このとき注入されるイオンがフィールド酸化膜を貫通し、フィールド分離領域へのイオン注入量を増加させ、フィールド分離幅を縮小させることによって集積度を向上させたメモリセル部分とを混載してなることを特徴とする。
請求項（抜粋）：
半導体基板と、前記半導体基板上に形成された第一導電型の第1の領域及び第2の領域と、前記第1の領域の表面の外周に形成された第1のフィールド酸化膜と、前記第1のフィールド酸化膜の下部に形成された第一導電型の第1のフィールドイオン注入領域と、前記第1の領域の表面に形成された第1のチャネルイオン注入領域と、前記第1のチャネルイオン注入領域の表面にゲ-ト酸化膜を介して形成された第1のゲートと、前記第1のゲートを挟んで対向した形で形成され、前記第1のチャネルイオン注入領域に各々の一部が接する第二導電型の第1のソースおよび第1のドレインと、前記第2の領域の表面の外周に形成された第2のフィールド酸化膜と、前記第2のフィールド酸化膜の下部に形成された第一導電型の第2のフィールドイオン注入領域と、前記第2の領域の全表面に前記第2のフィールドイオン注入領域を貫通する深さで形成された第一導電型の第2のチャネルイオン注入領域と、前記第2のチャネルイオン注入領域の表面にゲ-ト酸化膜を介して形成された第2のゲートと、前記第2のチャネルイオン注入領域の表面に、前記第2のゲートを挟んで対向した形で形成された第二導電型の第2のソースおよび第2のドレインとを少なくとも含んでなるMOS型半導体装置。
IPC (3件)：
H01L 21/8238
, H01L 27/092
, H01L 21/265
H01L 27/08 321 C
, H01L 21/265 J
, H01L 27/08 321 K
