特許
J-GLOBAL ID：200903071018960885
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-242839
公開番号（公開出願番号）：特開平10-093038
出願日： 1996年09月13日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】 導電層間の短絡の発生を低減し、信頼性の高い半導体記憶装置を実現する。【解決手段】 ビット線109をシリコン基板101の内部に配設し、ワード線117,キャパシタおよびメタル配線160をシリコン基板101上に配設し、第1の不純物拡散層102およびビット線109とメタル配線160とを接続するための接続孔として、第1の不純物拡散層102とビット線109とを接続する中間導電性部材127を埋め込んだコンタクトホール121と、メタル配線160を埋め込んだコンタクトホール154とを設けている。ビット線109をシリコン基板101内部に配設したので、ビット線109と他の導電層との短絡が起こりにくい。接続孔を、コンタクトホール121と154に分けたので、各接続孔のアスペクト比が小さくなり、中間導電性部材127やメタル配線160の接続孔における堆積状態が良好になる。
請求項（抜粋）：
半導体基板表面に形成したソース・ドレインとなる第1および第2の不純物拡散層と、前記第1の不純物拡散層と電気的に接続したビット線と、前記第1の不純物拡散層と前記第2の不純物拡散層との間上をゲート絶縁膜を介して通るワード線と、電荷蓄積電極,容量絶縁膜およびプレート電極からなり前記電荷蓄積電極を前記第2の不純物拡散層と電気的に接続したキャパシタと、このキャパシタより上層に形成したメタル配線とを備えた半導体記憶装置であって、前記ビット線を前記半導体基板の内部に配設し、前記ワード線,前記キャパシタおよび前記メタル配線を前記半導体基板上に配設し、前記第1の不純物拡散層および前記ビット線と前記メタル配線とを接続するための接続孔を設け、この接続孔は前記第1の不純物拡散層と前記ビット線とを接続する中間導電性部材を埋め込んだ第1の接続孔と前記中間導電性部材上に前記メタル配線を埋め込んだ第2の接続孔とからなることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 621 B
, H01L 21/90 C
, H01L 27/10 651
