半導体装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：外川英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-379452
公開番号（公開出願番号）：特開2003-179169
出願日： 2001年12月13日
公開日（公表日）： 2003年06月27日
要約：

【要約】【課題】周辺回路のゲートコンタクト抵抗を抑制した高集積化された半導体装置を提供する。【解決手段】半導体基板1上に形成されたゲート絶縁膜5、浮遊ゲートとなる第1導電層6、ゲート間絶縁膜7、及び制御ゲートとなる第2導電層8,9の積層構造を有し、半導体基板中のソース・ドレイン拡散層2を備えるメモリトランジスタと、半導体基板上に形成されたゲート絶縁膜13、第1導電層15、第1導電層に導通する第2導電層16,17の積層構造を有し、半導体基板中のソース・ドレイン拡散層11を備える周辺ゲートトランジスタと、周辺ゲートトランジスタの第2導電層上に接続されたゲートコンタクトと、半導体基板上に形成されたゲート絶縁膜20、第1導電層21、ゲート間絶縁膜22、第2導電層23,24の積層構造の周辺ダミーゲート19とを具備する半導体装置である。

請求項（抜粋）：

半導体基板上に形成されたゲート絶縁膜、浮遊ゲートとなる第1導電層、ゲート間絶縁膜、及び制御ゲートとなる第2導電層の積層構造を有し、前記半導体基板中のソース・ドレイン拡散層を備えるメモリトランジスタと、前記半導体基板上に形成された前記ゲート絶縁膜、前記第1導電層、及びこの第1導電層に導通する前記第2導電層の積層構造を有し、前記半導体基板中のソース・ドレイン拡散層を備える周辺ゲートトランジスタと、この周辺ゲートトランジスタの前記第2導電層上に接続されたゲートコンタクトと、前記半導体基板上に形成された前記ゲート絶縁膜、前記第1導電層、前記ゲート間絶縁膜、及び前記第2導電層の積層構造の周辺ダミーゲートとを具備することを特徴とする半導体装置。

IPC (6件)：

H01L 21/8247 , H01L 21/3065 , H01L 27/10 481 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (4件)：

H01L 27/10 481 , H01L 29/78 371 , H01L 21/302 E , H01L 27/10 434

Fターム (65件)：

5F004AA01 , 5F004BA04 , 5F004CB13 , 5F004DB02 , 5F004DB17 , 5F083EP02 , 5F083EP03 , 5F083EP04 , 5F083EP05 , 5F083EP23 , 5F083EP32 , 5F083EP56 , 5F083EP76 , 5F083EP77 , 5F083ER03 , 5F083ER14 , 5F083ER22 , 5F083GA02 , 5F083GA09 , 5F083GA19 , 5F083GA28 , 5F083JA05 , 5F083JA19 , 5F083JA35 , 5F083JA39 , 5F083JA53 , 5F083JA56 , 5F083MA06 , 5F083MA16 , 5F083NA01 , 5F083PR03 , 5F083PR06 , 5F083PR07 , 5F083PR28 , 5F083PR29 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR46 , 5F083PR49 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083PR56 , 5F083ZA05 , 5F083ZA12 , 5F083ZA28 , 5F101BA12 , 5F101BA13 , 5F101BA17 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BB08 , 5F101BC01 , 5F101BD03 , 5F101BD21 , 5F101BD34 , 5F101BD35 , 5F101BD36 , 5F101BE07 , 5F101BH14 , 5F101BH19 , 5F101BH21

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