特許

J-GLOBAL ID：200903071047760127

半導体装置の製造方法

発明者： 高木 英雄 ,  宇治 重孝 ,  平尾 省二
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平9-298109
公開番号（公開出願番号）：特開平11-135504
出願日： 1997年10月30日
公開日（公表日）： 1999年05月21日
要約：

【要約】【課題】銅配線を備えた半導体装置の製造方法に関し、溝内への銅の埋め込みを確実に行って抵抗の上昇を抑制するとともに、銅配線のエレクトロマイグレーション耐性を向上すること。【解決手段】半導体基板1の上方に形成された絶縁膜4に溝6を形成する工程と、ターゲットを用いるスパッタによって絶縁膜4の上と溝6の中に第一の銅膜8を形成する工程と、第一の銅膜8を加熱してリフローする工程と、第二の銅膜9を前記第一の銅膜8の上にメッキ又は化学気相成長法により成長する工程と、絶縁膜4の上の第二の銅膜9、第一の銅膜8を機械化学研磨法により除去することにより、溝6の中に少なくとも第一の銅膜を残す工程とを有する。

請求項（抜粋）：

半導体基板の上方に形成された絶縁膜に溝を形成する工程と、ターゲットを用いるスパッタによって前記絶縁膜の上と前記溝の中に第一の銅膜を形成する工程と、前記第一の銅膜を加熱してリフローする工程と、第二の銅膜を前記第一の銅膜の上にメッキ又は化学気相成長法により成長する工程と、前記絶縁膜の上の前記第二の銅膜、前記第一の銅膜を化学機械研磨法により除去することにより、前記溝の中に少なくとも前記第一の銅膜を残す工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/3205 ,  H01L 21/28 301 ,  H05K 3/06

FI (3件)：

H01L 21/88 M ,  H01L 21/28 301 Z ,  H05K 3/06