特許
J-GLOBAL ID：200903071110671520
ループ最適化方式
発明者：
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-100466
公開番号（公開出願番号）：特開平7-306790
出願日： 1994年05月16日
公開日（公表日）： 1995年11月21日
要約：
【要約】【目的】キャッシュミスペナルティーを動的に削減するのに有効なプリフェッチロード命令の発行による最適化を、コンパイラが自動的に適否を判断して実施できるようにすることによって、適用を容易にする。【構成】ソフトウェアパイプライニング最適化の解析パス(105)で、プリフェッチロードの適用に必要な対象の数やデータ型、及び必要レジスタ数といった情報を収集する。パイプライニング対象ループを選択(106)した後、107のプリフェッチロード実施選択で、大域的レジスタ割付け(109)を阻害しないように展開方法を決定し、プリフェッチロード同士の距離を概ね等間隔にする為に、展開数を対象数で割って、対象数個の部分に分ける。その後、パイプライニング変換後の中間語コード出力(108)時に、分割された各部分の直前にプリフェッチロード指示の中間語を挿入する。
請求項（抜粋）：
パイプライン制御を行なう計算機を対象とするコンパイラにおいて、コンパイラがループにソフトウェアパイプライニングを施す時点で、データプリフェッチのロード命令をオブジェクト中に挿入することにより、実行時のキャッシュミスペナルティーを削減する方法。
IPC (3件)：
G06F 9/45
, G06F 9/38 330
, G06F 12/08
