特許

J-GLOBAL ID：200903071137066467

半導体装置

発明者： 塚本 雅則
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平9-336741
公開番号（公開出願番号）：特開平11-177085
出願日： 1997年12月08日
公開日（公表日）： 1999年07月02日
要約：

【要約】【課題】 たとえ半導体装置のプロセス中の熱処理等によって金属シリサイド層の細線部分にて抵抗上昇が生じても、配線による寄生抵抗の増大を抑制できるようにする。【解決手段】 半導体装置1は、半導体基板3上にライン状のゲート電極7が形成され、ゲート電極7の両側の半導体基板3の表層にソース・ドレインの拡散層10が形成されている。またゲート電極7と絶縁された状態で拡散層10の表層の全域にわたって金属シリサイド層8が形成されており、半導体基板3上に少なくともゲート電極7と金属シリサイド層8とを覆う状態に絶縁膜12が形成されている。そして金属シリサイド層8上の絶縁膜12に、ゲート電極7の長さ方向に沿いかつ金属シリサイド層8に達する深さに溝13が形成され、溝13内に埋め込み導電層14が埋め込まれた構成になっている。

請求項（抜粋）：

半導体基板上に形成されたライン状のゲート電極と、前記ゲート電極の両側の前記半導体基板の表層に形成された拡散層と、前記ゲート電極と絶縁された状態で前記拡散層の表層の全域にわたって形成された金属シリサイド層と、前記半導体基板上に少なくとも前記ゲート電極と前記金属シリサイド層とを覆う状態に形成された絶縁膜と、前記金属シリサイド層上の前記絶縁膜に、前記ゲート電極の長さ方向に沿いかつ前記金属シリサイド層に達する深さに形成された溝と、前記溝内に埋め込まれた埋め込み導電層とを備えていることを特徴とする半導体装置。

IPC (7件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/768 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/108 ,  H01L 21/8242

FI (6件)：

H01L 29/78 301 X ,  H01L 21/28 301 S ,  H01L 21/90 A ,  H01L 27/08 102 D ,  H01L 27/10 621 C ,  H01L 27/10 681 F

引用特許：

審査官引用 (1件)

• 特開平1-264257