特許

J-GLOBAL ID：200903071137514109

メモリセル回路

発明者： 浦谷 宗宏 ,  北浦 あおい
出願人/特許権者： シャープ株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-250955
公開番号（公開出願番号）：特開平6-103781
出願日： 1992年09月21日
公開日（公表日）： 1994年04月15日
要約：

【要約】【目的】 単一ビット線方式のメモリセル回路を改良することにより、低消費電力で動作マージンが広く、量産に適したメモリセル回路を提供する。【構成】 1本のビット線Bと、入出力端子が相互に接続されたインバータTP2,TN2およびインバータTP3,TN3からなるラッチ部Lを備える。ビット線Bとラッチ部Lの1つの出力端子Jとの間に設けられた並列接続のトランスファゲート・トランジスタTP1,TN1を備える。トランスファゲート・トランジスタTP1,TN1のゲートにそれぞれワード線/W,Wが接続されている。書き込み動作時はトランスファゲート・トランジスタTP1,TN1が同時にオンされる一方、読み出し動作時はトランスファゲート・トランジスタTN1のみがオンされるようにする。

請求項（抜粋）：

1本のビット線と、入出力端子が相互に接続された2つのインバータからなり、上記出力端子に高レベルまたは低レベルのデータを保持するラッチ部と、上記ビット線と上記ラッチ部の1つの出力端子との間に設けられた並列接続のPチャネル型MOSトランジスタとNチャネル型MOSトランジスタからなるトランスファゲートと、上記トランスファゲートを構成するPチャネル型MOSトランジスタ,Nチャネル型MOSトランジスタのゲートにそれぞれ接続された2本のワード線とを備えて、書き込み動作時は上記トランスファゲートを構成する両トランジスタが同時にオンされる一方、読み出し動作時は上記トランスファゲートを構成する一方のトランジスタのみがオンされるようにしたことを特徴とするメモリセル回路。

IPC (2件)：

G11C 11/41 ,  H01L 27/11

FI (2件)：

G11C 11/40 B ,  H01L 27/10 381

引用特許：

審査官引用 (3件)

• 特開昭60-179994
  
• 特開平4-153992
  
• 特開平4-298893