特許
J-GLOBAL ID：200903071192800200
メモリ高速クリア機能を持つ情報処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-305908
公開番号（公開出願番号）：特開平8-161216
出願日： 1994年12月09日
公開日（公表日）： 1996年06月21日
要約：
【要約】 (修正有)【目的】メモリ制御装置側でCPUから独立にメモリクリアが行え、もってCPUの負荷の軽減とバスの有効利用が図れるようにする。【構成】メモリ制御装置20に、CPUからのクリア指示を受けてメモリ内のクリアすべき領域を指定するクリアアドレスをスタートアドレスからエンドアドレスまで順次生成するクリアアドレス生成回路24と、この回路24により生成されるクリアアドレスをメモリに切り替え出力するアドレス切替回路23と、クリアデータを生成してメモリに切り替え出力するデータ生成・データ切替回路25と、メモリクリアのためのメモリ制御信号を生成・出力するメモリ制御信号出力回路22とを設けた構成とする。
請求項（抜粋）：
メモリ制御装置を通してCPUからアクセス可能なメモリを備えた情報処理装置において、前記CPUから前記メモリ制御装置に対して前記メモリ内領域のクリア指示が与えられた場合に、指示された前記メモリのクリア領域を指すクリアアドレスをスタートアドレスからエンドアドレスまで順次生成するクリアアドレス生成手段と、前記メモリをクリアするクリア処理の期間、前記クリアアドレス生成手段により生成されるクリアアドレスを前記メモリに切り替え出力するアドレス切替手段と、前記メモリをクリアするクリア処理の期間、クリアデータを前記メモリに切り替え出力するデータ切替手段と、前記メモリをクリアするクリア処理の期間、メモリクリアのためのメモリ制御信号を生成・出力するメモリ制御信号出力手段とを前記メモリ制御装置に設けたことを特徴とする情報処理装置。
IPC (2件)：
G06F 12/00 550
, G11C 7/00 311
