特許

J-GLOBAL ID：200903071225007152

半導体記憶装置およびその製法

発明者： 中尾 広宣
出願人/特許権者： ローム株式会社
代理人 (1件)： 朝日奈 宗太 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-127747
公開番号（公開出願番号）：特開平5-326976
出願日： 1992年05月20日
公開日（公表日）： 1993年12月10日
要約：

【要約】【目的】 MONOS型またはMNOS型でFACE型の半導体記憶装置を小さいセル面積で精度良く形成できる半導体記憶装置およびその製法を提供する。【構成】 半導体基板1の表面に第1の絶縁膜5が形成され、該第1の絶縁膜上にゲート電極6が形成され、そののちゲート電極の一方の横側に第2の絶縁膜によるサイドウォール10が、他方の横側に第3の絶縁膜を介してポリシリコン膜によるサイドウォール8が形成され、この両サイドウォールをマスクとしてソース領域3(ドレイン領域4)が形成される。前記ポリシリコン膜のサイドウォールと接触して選択ゲート電極9が形成され、該選択ゲート電極の上に第4の絶縁膜を介してワード線12が形成される。

請求項（抜粋）：

(a) 第1導電型の半導体基板上に第1の絶縁膜を介して形成されたゲート電極、(b) 該ゲート電極の一方の横側に形成された第2の絶縁膜からなるサイドウォール、(c) 前記ゲート電極の他方の横側に第3の絶縁膜を介して形成されたポリシリコンからなるサイドウォール、(d) 前記両サイドウォールのそれぞれの外側の前記半導体基板に第2導電型の不純物が導入されて形成されたソース領域およびドレイン領域、および(e) 前記ポリシリコンからなるサイドウォールに連結して形成された選択ゲート電極からなる半導体記憶装置。

IPC (3件)：

H01L 29/788 ,  H01L 29/792 ,  G11C 16/02

FI (2件)：

H01L 29/78 371 ,  G11C 17/00 307 E