特許
J-GLOBAL ID：200903071228673820

半導体装置およびその製造方法

発明者：
中沢 芳人

中沢 芳人 について

, 
谷ッ田 雄司

谷ッ田 雄司 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-286141
公開番号（公開出願番号）：特開2005-057049
出願日： 2003年08月04日
公開日（公表日）： 2005年03月03日
要約：
【課題】 セルピッチを拡大することなくパワーMISFETのアバランシェ耐量を向上させる。【解決手段】 コンタクト溝15の底部からp型の導電型を有する不純物イオンとして、たとえばBを導入することによって、p+型半導体領域20の下部にp+型半導体領域20およびn-型単結晶シリコン層1Bと接し、p+型半導体領域20より不純物濃度の低いp型半導体領域21を形成し、p型半導体領域21の下部のn-型単結晶シリコン層1Bにp型半導体領域21と接し、n-型単結晶シリコン層1Bより不純物濃度の高いn型半導体領域22を形成する。【選択図】 図7
請求項（抜粋）：
複数のMISFETが形成された半導体基板を有する半導体装置であって、 前記半導体基板の主面に形成された第1導電型の第1半導体層と、 前記第1半導体層上に形成され、前記第1導電型とは逆の第2導電型の複数の第2半導体層と、 前記第2半導体層上に形成された前記第1導電型の複数の第3半導体層と、 平面で隣り合う前記第3半導体層間に形成されたゲート電極と、 前記第3半導体層および前記ゲート電極上に形成された第1絶縁膜と、 平面で隣り合う前記ゲート電極間に配置されるように前記第1絶縁膜に形成され、前記第3半導体層に接する複数の第1溝部と、 平面で隣り合う前記ゲート電極間において、前記第1半導体層内にて前記第2半導体層に接するように形成された前記第1導電型の第4半導体層と、 前記第2半導体層内にて前記第1溝部の底部に接するように形成された前記第2導電型の第5半導体層と、 前記第1溝部の内部に形成され、前記第3半導体層および前記第5半導体層と電気的に接続する第1電極とを有し、 前記第1半導体層および前記第3半導体層は、前記MISFETのソースまたはドレインを形成し、前記第2半導体層はチャネル形成領域を形成し、 前記第4半導体層の不純物濃度は、前記第1半導体層の不純物濃度より高いことを特徴とする半導体装置。
IPC (5件)：
H01L29/78 ,  H01L21/265 ,  H01L21/336 ,  H01L21/822 ,  H01L27/04
FI (9件)：
H01L29/78 652C ,  H01L29/78 652D ,  H01L29/78 652H ,  H01L29/78 653A ,  H01L29/78 657A ,  H01L29/78 658A ,  H01L21/265 R ,  H01L21/265 V ,  H01L27/04 A
Fターム (5件)：
5F038CA02 ,  5F038CA09 ,  5F038CA12 ,  5F038EZ13 ,  5F038EZ20
引用特許：
出願人引用 (2件)
  • 炭化珪素半導体装置
    公報種別：公開公報   出願番号：特願平9-358229   出願人：株式会社デンソー
  • 特開平1-192175号公報
審査官引用 (11件)
全件表示

前のページに戻る

TOP

BOTTOM