半導体装置

発明者： , ,
出願人/特許権者：
代理人 (3件)：吉田茂明 , 吉竹英俊 , 有田貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2003-087822
公開番号（公開出願番号）：特開2004-296831
出願日： 2003年03月27日
公開日（公表日）： 2004年10月21日
要約：

【課題】高圧側浮遊オフセット電圧VSの負変動に起因する誤動作及びラッチアップ破壊を回避し得る半導体装置を得る。【解決手段】NMOS14とPMOS15との間において、n型不純物領域28の上面内には、p型ウェル29に接するようにp+型不純物領域33が形成されている。p+型不純物領域33上には電極41が形成されており、電極41は高圧側浮遊オフセット電圧VSに接続されている。p+型不純物領域33の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域33はp型ウェル29よりも浅く形成されている。p+型不純物領域33とPMOS15との間において、n型不純物領域28の上面内には、n+型不純物領域32が形成されている。n+型不純物領域32上には電極40が形成されており、電極40は高圧側浮遊供給絶対電圧VBに接続されている。【選択図】図4

請求項（抜粋）：

第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、前記第1電極に接続された第1の端子と、容量性素子を介して前記第1電極に接続された第2の端子と、第1導電型の半導体基板と、前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、前記第1の不純物領域の主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、前記第1の不純物領域の前記主面内に形成され、前記第1の端子に接続された、前記第1導電型の第3の不純物領域とを備える、半導体装置。

IPC (4件)：

H01L21/8238 , H01L21/822 , H01L27/04 , H01L27/092

FI (2件)：

H01L27/08 321A , H01L27/04 H

Fターム (23件)：

5F038BH07 , 5F038BH09 , 5F038BH10 , 5F038BH18 , 5F038BH19 , 5F038EZ20 , 5F048AA01 , 5F048AA03 , 5F048AA07 , 5F048AB04 , 5F048AB10 , 5F048AC03 , 5F048AC07 , 5F048AC10 , 5F048BA01 , 5F048BC03 , 5F048BE02 , 5F048BE03 , 5F048BF02 , 5F048BF17 , 5F048BF18 , 5F048BG12 , 5F048BH02

引用特許：

審査官引用 (12件)

特開平4-312968
特開昭52-011870
特開昭64-028862

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