特許
J-GLOBAL ID：200903071242989597

半導体装置

発明者：
井上 晋

井上 晋 について

, 
武田 庸

武田 庸 について

, 
丸尾 豊

丸尾 豊 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (2件)： 布施 行夫 ,  大渕 美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-376704
公開番号（公開出願番号）：特開2006-186043
出願日： 2004年12月27日
公開日（公表日）： 2006年07月13日
要約：
【課題】 横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。【解決手段】 本発明の半導体装置は、被遮光領域10Aを有する半導体層10と、 前記被遮光領域10Aの前記半導体層10に設けられた半導体素子と、 前記半導体素子の上方に設けられた第1層間絶縁層30と、 前記第1層間絶縁層30の上方に設けられた複数の第1遮光層34と、 少なくとも第1遮光層34の上方に設けられた第2層間絶縁層40と、 前記第2層間絶縁層40の上方に設けられ少なくとも隣り合う前記第1遮光層34同士の間に設けられるよう所定のパターンを有する、第2遮光層44と、 前記第1遮光層34と前記第2遮光層44との重なり部分に設けられたビア層42と、を含み、 前記ビア層42は、前記第2層間絶縁層40のうち、前記第1遮光層34と前記第2遮光層44とが重なる領域に連続した溝状の開口42aを設け、該開口42aに導電材が埋め込まれてなる。【選択図】 図6
請求項（抜粋）：
被遮光領域を有する半導体層と、 前記被遮光領域の前記半導体層に設けられた半導体素子と、 前記半導体素子の上方に設けられた第1層間絶縁層と、 前記第1層間絶縁層の上方に設けられた複数の第1遮光層と、 少なくとも第1遮光層の上方に設けられた第2層間絶縁層と、 前記第2層間絶縁層の上方に設けられ少なくとも隣り合う前記第1遮光層同士の間に設けられるよう所定のパターンを有する、第2遮光層と、 前記第1遮光層と前記第2遮光層との重なり部分に設けられたビア層と、を含み、 前記ビア層は、前記第2層間絶縁層のうち、前記第1遮光層と前記第2遮光層とが重なる領域に連続した溝状の開口を設け、該開口に導電材が埋め込まれてなる、半導体装置。
IPC (9件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 23/52 ,  H01L 21/320
FI (5件)：
H01L27/10 434 ,  H01L27/10 461 ,  H01L29/78 371 ,  H01L27/08 102D ,  H01L21/88 S
Fターム (26件)：
5F033NN33 ,  5F033VV16 ,  5F033XX32 ,  5F048AA07 ,  5F048AB01 ,  5F048AB03 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BE03 ,  5F048BF12 ,  5F048BF17 ,  5F048BG13 ,  5F083EP03 ,  5F083EP22 ,  5F083GA13 ,  5F083KA20 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083ZA12 ,  5F101BA17 ,  5F101BB06 ,  5F101BD43 ,  5F101BH23
引用特許：
出願人引用 (1件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願2001-321371   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
審査官引用 (3件)

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