特許

J-GLOBAL ID：200903071256956314

半導体装置

発明者： 小杉 武史 ,  大芦 敏行
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2002-165548
公開番号（公開出願番号）：特開2004-014770
出願日： 2002年06月06日
公開日（公表日）： 2004年01月15日
要約：

【課題】半導体基板の主表面に平行な方向に大きな面積を占有することなく、静電容量を増加させることが可能であるとともに、ダミーパターンを構成する材料の使用量を低減することができるキャパシタを有する半導体装置を提供する。【解決手段】キャパシタ下部電極を構成する導電性膜15aは、半導体基板1の主表面に対して垂直方向に延びる部分と、半導体基板1の主表面に対して平行方向に延びる部分とを有している。キャパシタ誘電体膜を構成する絶縁膜15bは、導電性膜15aが形成する凹部の表面に沿うように形成される。キャパシタ上部電極を構成する導電性膜15cは、絶縁膜15bの凹部内に埋込まれる。導電性膜15cと配線層65とは、同一層により形成されているため、配線層65は導電性膜15cおよび導電性膜15aを有するキャパシタのダミーパターンとして機能する。【選択図】 図1

請求項（抜粋）：

半導体基板と、 該半導体基板の主表面と平行な上表面を有し、該上表面から所定の深さにかけて形成された第1凹部と、前記上表面から所定の深さにかけて形成された第2凹部とを有する層間絶縁膜と、 前記第1凹部に充填され、前記上表面と連続する上表面を有する第1導電性膜と、 前記第2凹部の表面に沿うように設けられたキャパシタ下部電極と、 該キャパシタ下部電極が形成する凹部の表面に沿うように設けられたキャパシタ誘電体膜と、 該キャパシタ誘電体膜が形成する凹部内に設けられたキャパシタ上部電極とを備えた、半導体装置。

IPC (2件)：

H01L21/8242 ,  H01L27/108

FI (3件)：

H01L27/10 621C ,  H01L27/10 625C ,  H01L27/10 651

Fターム (15件)：

5F083AD19 ,  5F083AD24 ,  5F083AD49 ,  5F083JA06 ,  5F083JA14 ,  5F083JA19 ,  5F083JA32 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA56 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083ZA28