特許

J-GLOBAL ID：200903071280256056

不揮発性半導体記憶装置

発明者： 大中道 崇浩 ,  味香 夏夫
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-241485
公開番号（公開出願番号）：特開平11-087660
出願日： 1997年09月05日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 低電源電圧動作においても高速動作が可能な不揮発性半導体記憶装置を提供する。【解決手段】 メモリセルトランジスタMTは、それぞれ対応する副ビット線SBLとドレインを接続している。プログラム動作においては、プログラム主ビット線PMBL1と選択された副ビット線SBLとが接続される。読出動作においては、選択された副ビット線SBLとバイポーラトランジスタBT1のベースとが接続され、選択されたメモリセルトランジスタのチャネル電流がベース電流として流れる。バイポーラトランジスタBT1は、このベース電流を増幅し、読出主ビット線RMBL1を流れる電流を制御する。

請求項（抜粋）：

半導体基板上に形成される不揮発性半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、前記メモリセルは、各々が第1複数個の行および第2複数個の列に配置された複数個のメモリセルを含む複数のブロックに分割され、前記複数のブロックにわたって、前記メモリセルの列に対応して設けられる複数の第1の主ビット線と、前記複数のブロックにわたって、前記メモリセルの列に対応して設けられる複数の第2の主ビット線と、前記複数のブロックにそれぞれにおいて、前記第2複数個の列にそれぞれ対応して設けられる副ビット線群と、前記複数のブロックにわたって、前記メモリセルの行にそれぞれ対応して設けられる複数のワード線と、前記副ビット線と前記ワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、前記各メモリセルは、メモリセルトランジスタを含み、前記メモリセルトランジスタは、前記半導体基板の第1導電型の主表面に形成された第2導電型のソース領域および前記第2導電型のドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、前記チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、前記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、前記メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、前記制御電極は、対応するワード線により電位が制御され、対応する前記ブロックごとに設けられ、前記不揮発性半導体記憶装置の読出動作において、選択されたメモリセルトランジスタの前記ソース領域と前記ドレイン領域との間を流れる電流を選択された副ビット線を介してベース電流として受けて増幅し、対応する第1の主ビット線に流れる電流を制御するように配置される、複数のバイポーラトランジスタと、前記不揮発性半導体記憶装置の書込動作において、前記副ビット線と対応する第2の主ビット線とを選択的に結合し、読出動作において、前記副ビット線と対応する前記バイポーラトランジスタのベースとを選択的に結合する接続手段と、前記読出動作において、外部からのアドレス信号に応じて、対応する前記副ビット線および前記主ビット線ならびにワード線を選択するメモリセル選択手段と、前記選択された第1の主ビット線を流れる電流値に応じて、前記選択されたメモリセルのデータを読み出すデータ読出手段と、前記書込動作において、メモリセルトランジスタの前記電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える、不揮発性半導体記憶装置。

IPC (6件)：

H01L 27/115 ,  G11C 16/04 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 434 ,  H01L 27/10 481 ,  G11C 17/00 621 B ,  G11C 17/00 622 Z ,  H01L 29/78 371