特許

J-GLOBAL ID：200903071282244055

高耐圧半導体装置

発明者： 舟木 英之 ,  中川 明夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-252350
公開番号（公開出願番号）：特開平11-097680
出願日： 1997年09月17日
公開日（公表日）： 1999年04月09日
要約：

【要約】【課題】 本発明は、トレンチ構造のIGBT等の縦型半導体素子と、その制御回路としてのTFT等の横型半導体素子との一体化を図る。【解決手段】 n- 型ベース層21上のp型ベース層24に形成されたn+ 型ソース層25と、n- 型ベース層の裏面のn+ 型バッファ層22上のp+ 型ドレイン層23と、n+ 型ソース層に接する第1の溝28内に埋込み形成されたゲート電極30と、n+ 型ソース層上の第1ソース電極37と、p+ 型ドレイン層上の第1ドレイン電極40とを備えた縦型IGBTと、p型ベース層上のn+ 型ゲート層26上に絶縁膜を介して形成された多結晶半導体からなるn型活性層と、n型活性層内のp型ベース領域34を挟むように形成されたn型ソース領域31及びn型ドレイン領域32と、n型ソース領域上の第2ソース電極38と、n型ドレイン領域上の第2ドレイン電極39とを備えた横型TFTとを具備した高耐圧半導体装置。

請求項（抜粋）：

高抵抗の第1導電型ベース層と、この第1導電型ベース層の一方の表面に形成された第2導電型ベース層と、この第2導電型ベース層の表面内に形成された第1導電型ソース層と、前記第1導電型ベースの他方の表面に形成された第2導電型ドレイン層と、前記第1導電型ソース層に接するように前記第2導電型ベース層を貫通する第1の溝内にゲート絶縁膜を介して埋込み形成されたゲート電極と、前記第1導電型ソース層及び前記第2導電型ベース層にコンタクトする第1のソース電極と、前記第2導電型ドレイン層にコンタクトする第1のドレイン電極とを備えた縦型半導体素子と、前記第2導電型ベース層の表面に形成された第1導電型ゲート層と、この第1導電型ゲート層上にゲート絶縁膜を介して形成された第2導電型ベース領域と、この第2導電型ベース領域を挟むように形成された第1導電型ソース領域及び第1導電型ドレイン領域と、前記第1導電型ソース領域にコンタクトする第2のソース電極と、前記第1導電型ドレイン領域にコンタクトする第2のドレイン電極とを備えた横型半導体素子とを具備したことを特徴とする高耐圧半導体装置。

IPC (5件)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/786 ,  H01L 21/336

FI (6件)：

H01L 29/78 656 G ,  H01L 27/08 102 A ,  H01L 29/78 613 Z ,  H01L 29/78 653 A ,  H01L 29/78 655 F ,  H01L 29/78 658 F