特許
J-GLOBAL ID:200903071304581689
半導体装置の製造方法、電子機器
発明者:
,
出願人/特許権者:
代理人 (3件):
西 和哉
, 志賀 正武
, 青山 正和
公報種別:公開公報
出願番号(国際出願番号):特願2004-060519
公開番号(公開出願番号):特開2005-251987
出願日: 2004年03月04日
公開日(公表日): 2005年09月15日
要約:
【課題】 下層側の層にダメージを与えずに層間の接続をとることのできる半導体装置の製造方法を提供する。【解決手段】 半導体膜11の所定の位置に導電部材Ms,Mdを形成する工程と、前記導電部材Ms,Mdを除いた基板10の全面に絶縁膜12を形成する工程と、前記絶縁膜12の上に、前記導電部材Ms,Mdを介して前記半導体膜11と電気的に接続される導電膜13を形成する工程とを備える。【選択図】 図1
請求項(抜粋):
基板上に半導体膜、絶縁膜、導電膜を積層してなる半導体装置の製造方法であって、
前記半導体膜の所定の位置に導電部材を形成する工程と、
前記導電部材を除いた基板の全面に前記絶縁膜を形成する工程と、
前記絶縁膜の上に、前記導電部材を介して前記半導体膜と電気的に接続される前記導電膜を形成する工程とを備えたことを特徴とする、半導体装置の製造方法。
IPC (5件):
H01L21/768
, H01L21/20
, H01L21/288
, H01L21/336
, H01L29/786
FI (6件):
H01L21/90 C
, H01L21/20
, H01L21/288 Z
, H01L29/78 616K
, H01L29/78 617J
, H01L29/78 617V
Fターム (102件):
4M104AA09
, 4M104BB01
, 4M104BB02
, 4M104BB14
, 4M104BB17
, 4M104CC01
, 4M104CC05
, 4M104DD08
, 4M104DD16
, 4M104DD34
, 4M104DD37
, 4M104DD43
, 4M104EE03
, 4M104GG20
, 5F033GG04
, 5F033HH04
, 5F033HH08
, 5F033HH17
, 5F033HH18
, 5F033HH21
, 5F033JJ08
, 5F033JJ17
, 5F033JJ21
, 5F033KK04
, 5F033NN19
, 5F033PP06
, 5F033PP15
, 5F033PP19
, 5F033PP26
, 5F033QQ08
, 5F033QQ11
, 5F033QQ37
, 5F033RR04
, 5F033SS22
, 5F033VV06
, 5F033VV15
, 5F052AA02
, 5F052AA24
, 5F052BB01
, 5F052BB02
, 5F052BB07
, 5F052DA01
, 5F052DA02
, 5F052DA03
, 5F052DA04
, 5F052DA05
, 5F052DA06
, 5F052DB01
, 5F052DB02
, 5F052DB03
, 5F052DB05
, 5F052DB07
, 5F052JA01
, 5F110AA26
, 5F110BB01
, 5F110CC01
, 5F110DD01
, 5F110DD02
, 5F110DD03
, 5F110DD05
, 5F110DD13
, 5F110DD14
, 5F110DD15
, 5F110EE03
, 5F110EE04
, 5F110EE09
, 5F110EE42
, 5F110EE43
, 5F110EE44
, 5F110EE45
, 5F110FF01
, 5F110FF02
, 5F110FF27
, 5F110FF35
, 5F110GG01
, 5F110GG02
, 5F110GG03
, 5F110GG04
, 5F110GG13
, 5F110GG42
, 5F110GG43
, 5F110GG45
, 5F110GG47
, 5F110GG52
, 5F110GG58
, 5F110HK03
, 5F110HK33
, 5F110HL02
, 5F110HL03
, 5F110HL04
, 5F110HL08
, 5F110HL11
, 5F110HL23
, 5F110HL24
, 5F110NN02
, 5F110NN23
, 5F110NN36
, 5F110NN62
, 5F110PP02
, 5F110PP03
, 5F110PP05
, 5F110PP06
引用特許:
出願人引用 (1件)
審査官引用 (7件)
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