特許

J-GLOBAL ID：200903071305131075

アナログ半導体集積回路のレイアウト設計方法

発明者： 小山 史子
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 渡辺 喜平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-162552
公開番号（公開出願番号）：特開2000-353744
出願日： 1999年06月09日
公開日（公表日）： 2000年12月19日
要約：

【要約】【課題】 分割したブロックの配線を全て自動配線処理にて部分レイアウト設計し、このブロックの接続検証を行なうことができるとともに、全体レイアウト設計において、ブロック間の配線を全て自動配線処理にて配線し、全体レイアウト設計の接続検証を行なうことができるアナログ半導体集積回路のレイアウト設計方法を提供する。【解決手段】 アナログ半導体集積回路1をAブロック20とBブロック30に分割した際に、切断された配線24〜26、31〜33の先端を、仮想の一端子24a〜26a、31a〜33aとすることにより、部分レイアウト設計および全体レイアウト設計を自動配線処理にて配線することができる。

請求項（抜粋）：

アナログ半導体集積回路を予め二以上のブロックに分割し、これらの分割されたブロックをそれぞれ部分レイアウト設計し、次にこれらの部分レイアウト設計されたブロックを接続して全体レイアウト設計を行なうアナログ半導体集積回路のレイアウト設計方法において、前記分割により切断された前記アナログ半導体集積回路の配線の端部を仮想の一端子として、前記部分レイアウト設計を行なうことを特徴とするアナログ半導体集積回路のレイアウト設計方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (3件)：

H01L 21/82 C ,  G06F 15/60 652 A ,  G06F 15/60 658 L

Fターム (9件)：

5B046AA08 ,  5B046BA04 ,  5F064BB21 ,  5F064DD04 ,  5F064DD25 ,  5F064EE02 ,  5F064EE16 ,  5F064EE57 ,  5F064HH10

引用特許：

審査官引用 (3件)

• 半導体集積回路のレイアウト方法
  公報種別：公開公報   出願番号：特願平9-056382   出願人：松下電子工業株式会社
• 特開平4-133448
  
• 特開平4-133448