特許

J-GLOBAL ID：200903071367072032

半導体集積回路装置

発明者： 石井 元治 ,  山本 誠
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-152554
公開番号（公開出願番号）：特開2000-339983
出願日： 1999年05月31日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 多数の入出力制御回路のチップ専有面積が大きく、チップ面積が有効に利用されていない。【解決手段】 各列の複数のメモリアレーに対応してそれぞれ1つの入出力制御回路10,20,30を配置し、それら入出力制御回路10,20,30から各列の複数のメモリアレーには、グローバルビット線10a,20a,30aを配線して、それら入出力制御回路10,20,30からグローバルビット線10a,20a,30aを介して各列の複数のメモリアレーにデータを入出力制御するように構成することによって、入出力制御回路の数を激減させることができ、入出力制御回路によるチップ専有面積を小さくする。

請求項（抜粋）：

マトリックス状に分割された複数のメモリアレーと、上記各メモリアレーに対応して設けられ、行アドレス選択信号に応じて対応するメモリアレー内の1行のメモリセルを選択する行デコーダと、上記各メモリアレーに対応して設けられ、列アドレス選択信号に応じて対応するメモリアレー内の上記選択された1行のメモリセルのうちの1つのメモリセルを選択する列デコーダと、上記各列の複数のメモリアレーに対応して設けられると共に、それら各列の各メモリアレーにグローバルビット線を介して接続され、上記列デコーダによって選択されたメモリアレーのメモリセルとデータの書き込みおよび読み出しを行う入出力制御回路とを備えた半導体集積回路装置。

IPC (6件)：

G11C 16/06 ,  H01L 27/115 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

G11C 17/00 636 Z ,  H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (18件)：

5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD00 ,  5B025AD02 ,  5B025AD04 ,  5B025AD05 ,  5B025AE00 ,  5F001AE01 ,  5F001AE02 ,  5F001AE03 ,  5F083EP00 ,  5F083GA09 ,  5F083GA28 ,  5F083KA05 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10