特許

J-GLOBAL ID：200903071385652151

パイプライン演算処理装置及びパイプライン演算制御方法

発明者： 中島 悦史
出願人/特許権者： NECマイクロシステム株式会社
代理人 (3件)： 机 昌彦 ,  谷澤 靖久 ,  河合 信明
公報種別：公開公報
出願番号（国際出願番号）：特願2002-216309
公開番号（公開出願番号）：特開2004-062281
出願日： 2002年07月25日
公開日（公表日）： 2004年02月26日
要約：

【課題】回路規模の増大や、高速クロックでの最高動作周波数の低下を起こすことなくパイプライン段数を可変する。【解決手段】高速及び低速クロックにより6段及び3段に切り替わる可変長パイプライン演算回路を構成するパイプラインステージ1,2,3,4,5,6と、クロックモード信号CMの供給に応答してクロック周波数対応の動作モードに対応構成に切り替える制御信号SELを出力する制御部7とを備える。パイプラインステージ1,3,5は、制御信号SELのレベルL/Hに応答して有効又は無効状態に切替わるパイプラインレジスタR1,R2,R3を備える。制御信号SELがLレベルのときレジスタR1,R2,R3を有効化し6段のパイプライン演算処理装置として動作させ、HレベルのときレジスタR1,R2,R3を無効化して3段のパイプライン演算装置として動作させる。【選択図】 図1

請求項（抜粋）：

各々が所定の演算処理を実行する演算部と、前記演算部が出力する演算データを一時記憶するパイプラインレジスタとを有する第1の段数のパイプラインステージを縦続接続して構成されクロックモード信号の制御に応じて高周波数(速度)の高速クロック信号及び低周波数の低速クロック信号の各々で最適動作するよう前記パイプラインステージの段数を前記高速クロック信号対応の前記第1の段数と前記低速クロック信号対応の第2の段数とに切り替えることにより可変とするパイプライン演算処理装置において、 前記高速クロック信号のとき、前記第1の段数のパイプラインステージの各々の前記パイプラインレジスタの全てを前記演算データの記憶動作を行わせることにより有効として前記第1の段数のパイプライン演算処理装置として動作させ、前記低速クロック信号のとき、前記第1の段数のパイプラインステージのうちの前記第2の段数のパイプラインステージの前記パイプラインレジスタ以外の第3の段数のパイプラインレジスタにおける前記演算データの記憶動作を停止させることにより無効として前記第2の段数のパイプライン演算装置として動作させることを特徴とするパイプライン演算処理装置。

IPC (3件)：

G06F9/38 ,  G06F7/00 ,  G06F9/30

FI (4件)：

G06F9/38 310E ,  G06F9/38 310J ,  G06F9/30 330B ,  G06F7/00 A

Fターム (11件)：

5B013AA11 ,  5B013AA18 ,  5B022AA01 ,  5B022CA01 ,  5B022FA03 ,  5B022FA09 ,  5B033AA03 ,  5B033AA09 ,  5B033AA13 ,  5B033BC01 ,  5B033BC04