特許

J-GLOBAL ID：200903071390339313

プリント配線板構造および電子機器

発明者： 古賀 裕一
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-199343
公開番号（公開出願番号）：特開2009-038112
出願日： 2007年07月31日
公開日（公表日）： 2009年02月19日
要約：

【課題】高密度配線、高密度実装化が期待できるとともに、実装デバイス相互におけるバス接続インターフェイス機構のより高速化を可能にしたプリント配線板構造を提供する。【解決手段】BGA部品20,30は、サブストレート22,32相互が一部重なり合い、直線上に並設された位置関係で、かつ、この重なり部分に配列されたはんだボール23,33相互が上記チップ間接続部(V0)に配列された貫通導体11に導電接合(はんだ接合)されて、プリント配線板10の各部品実装面に実装され、サブストレート22,32上で、ソースシンクロナスバス接続(25a,25b,25c-35a,35b,35c)、差動信号線路接続(26a,26b-36a,36b)される。【選択図】図2

請求項（抜粋）：

半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有する第1および第2の半導体パッケージと、 第1の部品実装面および第2の部品実装面を表裏の関係に有し、一部に、前記第1の部品実装面と前記第2の部品実装面との間を貫通する複数の貫通導体を配列したチップ間接続部を有するプリント配線板とを具備し、 前記プリント配線板を介して前記第1および第2の半導体パッケージのサブストレートの一部が相互が重なる位置関係で、かつ該重なり部分に配列された前記外部接続電極相互が前記チップ間接続部に配列された前記貫通導体に導電接合されて、前記第1の半導体パッケージが前記第1の部品実装面に実装され、前記第2の半導体パッケージが前記第2の部品実装面に実装されたことを特徴とするプリント配線板構造。

IPC (5件)：

H05K 1/18 ,  H05K 3/46 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

FI (4件)：

H05K1/18 S ,  H05K3/46 Q ,  H05K3/46 N ,  H01L25/08 Z

Fターム (14件)：

5E336AA04 ,  5E336AA14 ,  5E336BB02 ,  5E336BB03 ,  5E336CC32 ,  5E336CC60 ,  5E336EE03 ,  5E336GG05 ,  5E336GG30 ,  5E346FF01 ,  5E346FF22 ,  5E346FF45 ,  5E346HH05 ,  5E346HH25

引用特許：

出願人引用 (1件)

• 半導体装置および半導体装置の実装方法
  公報種別：公開公報   出願番号：特願平11-191962   出願人：株式会社デンソー