特許

J-GLOBAL ID：200903071393759089

薄膜半導体装置及び表示装置とその製造方法

発明者： 池田 裕幸
出願人/特許権者： ソニー株式会社
代理人 (1件)： 鈴木 晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平11-361186
公開番号（公開出願番号）：特開2001-177103
出願日： 1999年12月20日
公開日（公表日）： 2001年06月29日
要約：

【要約】【課題】 薄膜半導体装置に形成された配線の段切れ不良を防止するとともに電気抵抗を下げる。【解決手段】 薄膜半導体装置は、ボトムゲート型の薄膜トランジスタTFTを絶縁性の基板の上に集積形成したものであり、基板に形成された下側のゲート配線2と、ゲート配線2と同電位で且つ同時にパタニングされたゲート電極5と、ゲート配線2及びゲート電極5の上に形成された絶縁膜と、絶縁膜の上に形成され薄膜トランジスタTFTの素子領域を構成する半導体薄膜4と、半導体薄膜4の上に形成された層間膜と、層間膜の上に形成されコンタクトホールを介して薄膜トランジスタTFTに接続する上側の信号配線3とを含む。ここで、ゲート配線2は、その厚みがゲート電極5より大きく、電気抵抗を低く押さえている。又、ゲート配線2は、表層SLが内層ILを被覆した階段構造になっており、段切れの原因となる段差を緩和している。

請求項（抜粋）：

薄膜トランジスタを絶縁性の基板の上に集積形成した薄膜半導体装置であって、該基板に形成された下側配線と、該下側配線と同電位で且つ同時にパタニングされたゲート電極と、該下側配線及びゲート電極の上に形成された絶縁膜と、該絶縁膜の上に形成され薄膜トランジスタの素子領域を構成する半導体薄膜と、該半導体薄膜の上に形成された層間膜と、該層間膜の上に形成されコンタクトホールを介して薄膜トランジスタに接続する上側配線とを含み、前記ゲート電極は、その厚みが前記下側配線より小さいことを特徴とする薄膜半導体装置。

IPC (3件)：

H01L 29/786 ,  G02F 1/1368 ,  G09F 9/30 338

FI (4件)：

G09F 9/30 338 ,  H01L 29/78 612 C ,  G02F 1/136 500 ,  H01L 29/78 617 J

Fターム (72件)：

2H092JA26 ,  2H092JA39 ,  2H092JA40 ,  2H092JA46 ,  2H092JB24 ,  2H092JB27 ,  2H092KA04 ,  2H092KB04 ,  2H092MA30 ,  2H092NA15 ,  2H092NA28 ,  5C094AA04 ,  5C094AA25 ,  5C094AA32 ,  5C094AA42 ,  5C094AA43 ,  5C094AA48 ,  5C094AA53 ,  5C094BA03 ,  5C094CA19 ,  5C094DA09 ,  5C094DA13 ,  5C094DB01 ,  5C094DB04 ,  5C094EA04 ,  5C094EB02 ,  5C094FA01 ,  5C094FA02 ,  5C094FB02 ,  5C094FB12 ,  5C094FB14 ,  5C094FB15 ,  5C094GB10 ,  5F110AA03 ,  5F110AA18 ,  5F110AA26 ,  5F110BB01 ,  5F110BB02 ,  5F110CC08 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE28 ,  5F110EE37 ,  5F110FF02 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG15 ,  5F110GG24 ,  5F110GG25 ,  5F110GG45 ,  5F110GG58 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HM15 ,  5F110NN02 ,  5F110NN03 ,  5F110NN04 ,  5F110NN14 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN35 ,  5F110NN73 ,  5F110PP03 ,  5F110PP04 ,  5F110PP10 ,  5F110PP35 ,  5F110QQ12