特許

J-GLOBAL ID：200903071396069644

半導体記憶装置

発明者： 小田 忠試
出願人/特許権者： 株式会社日立製作所 ,  日立北海セミコンダクタ株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-136350
公開番号（公開出願番号）：特開平8-329697
出願日： 1995年06月02日
公開日（公表日）： 1996年12月13日
要約：

【要約】 (修正有)【目的】冗長ビット用救済ヒューズ未切断状態で冗長ビットへのアクセスを可能とする冗長ビット選択回路を提供する。【構成】メモリマット23と、メモリマット23上の不良ビットを救済するための冗長ビット24と、X系アドレズバッファ4に接続され、メモリマット23上の不良ビットと冗長ビット24との切り替えを行い、出力がn入力NAND回路8に入力される(n-1)個の冗長回路10と、n入力NAND回路8の残りの入力と接地電極15とを冗長ビット用救済ヒューズ14を介して接続してなる半導体記憶装置1の、X系アドレスバッファ4に接続された入力電圧判定回路11を用い、入力電圧の高低で冗長ビット用救済ヒューズ15と直列に接続したCMOSスイッチ13を開閉することにより冗長ビット用救済ヒューズ14を未切断/切断状態としてアクセスビットを冗長ビット24に切り替える。

請求項（抜粋）：

メモリマットと、該メモリマット上の不良ビットを救済するための冗長ビットと、入力側がX系アドレスバッファに接続され、出力側が冗長用Xデコーダに接続された複数の冗長回路と、出力側が前記冗長用Xデコーダに接続され、入力側が冗長ビット用救済ヒューズを介して接地電極に接続された冗長活性化信号発生回路とから構成される半導体記憶装置であって、前記冗長活性化信号発生回路と前記冗長ビット用救済ヒューズとの間にMOSトランジスタからなるスイッチを設けたことを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 301 ,  H01L 21/82 ,  H01L 27/10 491

FI (4件)：

G11C 29/00 301 B ,  H01L 27/10 491 ,  H01L 21/82 R ,  H01L 21/82 F