特許
J-GLOBAL ID：200903071409338941
エレベーテッド・ゲート(elevated gate)電界効果トランジスタ構造およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-124516
公開番号（公開出願番号）：特開平7-302805
出願日： 1995年04月26日
公開日（公表日）： 1995年11月14日
要約：
【要約】【目的】 降伏電圧-電流特性が改善された自己整合ゲートを有する電界効果トランジスタおよびその製造方法を提供する。【構成】 電界効果トランジスタ(10)には基板(12)内に活性層(16)が形成されている。前記活性層(16)で形成されたエレベーテッド・プラットフォーム(18)上にゲート(20)を配置する。前記エレベーテッド・プラットフォーム(18)は、前記ゲート(20)のいずれかの側の前記活性領域(13)の上面(34,36)よりも、前記ゲート(20)の底面(21)を高くする。前記トランジスタ(10)の製造方法は、前記ゲート(20)の両側の活性領域表面(44)をエッチングし、前記ゲート(20)の底面(21)が、周囲の活性領域(13)の上面(34)よりも高くなるように、エレベーテッド・プラットフォーム(18)を形成する。前記ゲート(20)自体および/またはパターニングされたフォトレジスト層(116)は、このエッチングを行うためのマスクとして用いることができる。
請求項（抜粋）：
電界効果トランジスタ(10)であって:最上部に活性領域(13)を有する化合物半導体基板(12);前記基板の活性領域内に配置され、エレベーテッド・プラットフォーム(18)を有する活性層(16);前記活性層の第1端部と接触するように配置されたソース領域(26);前記活性層の第2端部と接触するように配置され、前記エレベーテッド・プラットフォームよりも低く形成されている前記ドレイン領域(28);および前記エレベーテッド・プラットフォーム上に直接配置されたゲート層(20)であって、前記活性層との間にショットキ接合を形成する前記ゲート層;から成ることを特徴とする電界効果トランジスタ。
IPC (2件)：
H01L 21/338
, H01L 29/812
H01L 29/80 B
, H01L 29/80 F
