特許

J-GLOBAL ID：200903071458513899

半導体素子の実装方法

発明者： 松永 朗史 ,  丸山 嘉昭
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-209342
公開番号（公開出願番号）：特開平6-061301
出願日： 1992年08月06日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】 半導体素子のフェイスダウン実装方法に関し、電気的接続の信頼性向上を目的とする。【構成】 半導体素子1の端子電極2には金属突起3を設ける。半導体素子1をフェイスダウン実装する回路基板4には、半導体素子1を回路基板4に向けて押圧することで塑性変形した金属突起3の先端部が食い込んで係合するように、十字形段付き形状とした接続端子11を形成する。金属突起3と接続端子11との接触および該係合を、回路基板4と半導体素子1との間に充填した接着剤6で維持せしめるように構成する。

請求項（抜粋）：

半導体素子(1) の端子電極(2) には金属突起(3) を設け、該半導体素子(1) をフェイスダウン実装する回路基板(4) には、該半導体素子(1)を該回路基板(4) に向けて押圧することで塑性変形した該金属突起(3) の一部分が食い込んで係合する段付き形状の接続端子(11,12,13,14,15)を形成し、該金属突起(3) と該接続端子(11,12,13,14,15)との接触および該係合を、該回路基板(4) と該半導体素子(1) との間に充填した接着剤(6) で維持せしめることを特徴とする半導体素子の実装方法。