特許
J-GLOBAL ID：200903071460190274

半導体記憶装置

発明者：
柴田 昇

柴田 昇 について

, 
助川 博

助川 博 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-152660
公開番号（公開出願番号）：特開2007-323731
出願日： 2006年05月31日
公開日（公表日）： 2007年12月13日
要約：
【課題】隣接セルの浮遊ゲート間容量に対応して適正な補正値を設定可能とする。【解決手段】メモリセルアレイ1は、複数のビットを記憶する複数のメモリセルが複数のワード線及び複数のビット線に接続され、マトリックス状に配置されている。制御部7は、メモリセルアレイ内の第1のメモリセルに隣接する第2のメモリセルの閾値レベルを読み出し、前記第2のメモリセルから読み出された閾値レベルに応じた補正値を決定し、前記決定した補正値を前記第1のメモリセルの読み出しレベルに加えて、前記第1のメモリセルの閾値レベルを読み出す。記憶部7-1は、補正値を記憶する。【選択図】 図1
請求項（抜粋）：
複数のビットを記憶する複数のメモリセルが複数のワード線及び複数のビット線に接続され、マトリックス状に配置されたメモリセルアレイと、 半導体記憶装置のテスト工程において決定された補正値を記憶する記憶部と、 前記メモリセルアレイ内の第1のメモリセルに隣接する第2のメモリセルの閾値レベルを読み出し、前記第2のメモリセルから読み出された閾値レベルに応じて前記記憶部より前記補正値を読み出し、この読み出された前記補正値を前記第1のメモリセルの読み出しレベルに加えて、前記第1のメモリセルの閾値レベルを読み出す制御部と を具備することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 16/02 ,  G11C 16/04 ,  G11C 16/06
FI (5件)：
G11C17/00 641 ,  G11C17/00 622E ,  G11C17/00 639C ,  G11C17/00 601Q ,  G11C17/00 613
Fターム (11件)：
5B125BA02 ,  5B125BA19 ,  5B125CA11 ,  5B125DA01 ,  5B125EA05 ,  5B125EC04 ,  5B125EE04 ,  5B125EE08 ,  5B125EE17 ,  5B125FA01 ,  5B125FA05
引用特許：
出願人引用 (1件) 審査官引用 (6件)
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