特許

J-GLOBAL ID：200903071486460180

最小のパターン密度要件を有する半導体技術向けの誘導性および容量性素子

発明者： セリーヌ、ジ.デシェベリー ,  ビボ、デー.バン、ノールト
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  関根 毅
公報種別：公表公報
出願番号（国際出願番号）：特願2006-520960
公開番号（公開出願番号）：特表2006-528837
出願日： 2004年07月15日
公開日（公表日）： 2006年12月21日
要約：

本発明は、複数の層を備える半導体装置(10)を提供し、半導体装置は、第1の主面(major surface)を有する基板(20)と、基板の第1の主面に形成され、少なくとも1つの導電ラインを備える誘導性素子(11)と、少なくとも1つの層における複数のティリング構造(tilling structure)と、を備え、複数のティリング構造は、電気的に互いに接続され、誘導性素子内の電流によるティリング構造におけるイメージ電流の誘導を実質的に抑制するための幾何学的パターン(geometrical pattern)(14)に配置されている。上述の半導体装置の利点は、このようなティリング構造を使用することにより、改善された品質係数を有する誘導性素子が得られることである。本発明は、また、複数の層を備える半導体装置内に誘導性素子を設けるための方法を提供する。

請求項（抜粋）：

複数の層を備える半導体装置であって、 第1の主面を有する基板と、 前記基板の前記第1の主面に形成され、少なくとも1つの導電ラインを備える誘導性素子と、 少なくとも1つの層における複数のティリング構造(tilling structure)と、を備え、 前記複数のティリング構造は、電気的に互いに接続され、前記誘導性素子内の電流による前記ティリング構造におけるイメージ電流の誘導を実質的に抑制する幾何学的パターン(geometrical pattern)に配置されている、ことを特徴とする半導体装置。

IPC (2件)：

H01L 21/822 ,  H01L 27/04

FI (3件)：

H01L27/04 L ,  H01L27/04 C ,  H01L27/04 H

Fターム (13件)：

5F038AC05 ,  5F038AC15 ,  5F038AC17 ,  5F038AC19 ,  5F038AZ02 ,  5F038AZ04 ,  5F038BH10 ,  5F038CD03 ,  5F038EZ02 ,  5F038EZ04 ,  5F038EZ05 ,  5F038EZ06 ,  5F038EZ20