特許

J-GLOBAL ID：200903071578930450

電力消費低減回路

発明者： ディビッド・メドウズ ,  セオドア・ジー・ネルソン
出願人/特許権者： ソニー・テクトロニクス株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平4-354412
公開番号（公開出願番号）：特開平5-250064
出願日： 1992年12月16日
公開日（公表日）： 1993年09月28日
要約：

【要約】【構成】 スイッチSW1を閉じると、電源(電池)Vb及び電力供給端子Vo間を接続するFETQ3と、FETQ3がマイクロプロセッサ・システムに電力供給したことによりマイクロプロセッサ・システムはクロックECLKを発生し、そのクロックによって、閉状態を保持するFETQ2とで構成され、マイクロプロセッサ・システムがプログラム処理動作を終了し、クロックを停止すると、FETQ2が開状態になり、電力供給を停止する。【効果】 マイクロプロセッサ・システムがプログラム処理動作を開始するとき電力供給を開始して、プログラム処理動作が終了すると、電力供給を遮断するので、マイクロプロセッサ・システムによる電力消費を低減できる。

請求項（抜粋）：

通常開状態である第1スイッチと、電源及び電力供給端子間に接続され、上記第1スイッチが閉状態になることにより閉状態になる第2スイッチと、上記電力供給端子からの電力供給によりプログラム処理動作を開始しすると共にクロックを発生し、上記プログラム処理が終了すると、上記クロックの発生を停止するマイクロプロセッサ・システムと、該マイクロプロセッサ・システムからの上記クロックをスイッチ制御信号に変換し、該スイッチ制御信号により上記第2スイッチを閉状態に保持する保持手段とを具えることを特徴とする電力消費低減回路。