特許
J-GLOBAL ID：200903071595049695
PLL回路及び半導体集積回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平7-180832
公開番号（公開出願番号）：特開平9-008652
出願日： 1995年06月23日
公開日（公表日）： 1997年01月10日
要約：
【要約】【目的】 PLL回路の動作テストを容易に実施可能な手段を提供する。【構成】 電圧制御発振器113の出力から位相比較器111の入力に至る帰還系に可変分周回路117と可変分周回路116とを設ける。これら可変分周器117と可変分周器116は帰還系全体の分周比を一定に保つような分周論理を有し、分周比選択信号SELによって制御がされているPLL回路110は、上記可変分周器117と可変分周器116の分周比を変えることによって、PLL回路110の出力信号POUTの周波数をテスタで検出可能な低周波数にすることができる。
請求項（抜粋）：
第1の入力信号と、電圧制御発振器の出力信号に基づいて形成される第2の入力信号との位相誤差に応じた電圧信号を位相比較器にて形成し、上記位相比較器から出力される電圧信号に応じて前記電圧制御発振器が所定周波数の信号を出力するPLL回路において、上記電圧制御発振器の出力から位相比較器の入力に至る帰還系に第1及び第2の可変分周器を直列配置し、上記第1及び第2の可変分周器は、帰還系全体の分周比を一定に保ち、それぞれの分周比が可変にされるものであることを特徴とするPLL回路。
IPC (3件)：
H03L 7/08
, G01R 31/28
, G11C 11/413
H03L 7/08 Z
, G01R 31/28 V
, G11C 11/34 341 D
