トレンチ型MOS半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：篠部正治
公報種別：公開公報
出願番号（国際出願番号）：特願平9-177885
公開番号（公開出願番号）：特開平11-026758
出願日： 1997年07月03日
公開日（公表日）： 1999年01月29日
要約：

【要約】 (修正有)【課題】トレンチ内に設けられたMOS構造のゲートを有するトレンチ型MOS半導体装置において、耐圧の向上とオン抵抗の低減を図り、しかも実施が容易な製造方法を提供する。【解決手段】pチャネル領域2の表面層に形成されたnソース領域3の表面からpチャネル領域2を貫通してnドレイン層1に達するトレンチ8が形成され、ゲート絶縁膜4を挟んで多結晶シリコンからなるゲート電極層5が充填されている。トレンチ8の底面部分にn不純物のイオン注入および熱処理によって、nドレイン層1より不純物濃度の高いn+ ウェル領域10を設ける。これによって、トレンチの深さとpチャネル領域2の深さとの差xを小さい値としても従来のようなオン抵抗の増大が無いため、オン抵抗が安定し、耐圧を高く保てるようになる。

請求項（抜粋）：

第一導電型ドレイン層と、その第一導電型ドレイン層上に設けられた第二導電型チャネル領域と、第二導電型チャネル領域の表面層に形成された第一導電型ソース領域と、その第一導電型ソース領域の表面から第二導電型チャネル領域を貫通し第一導電型ドレイン層に達するトレンチと、トレンチ内にゲート絶縁膜を介して設けられたゲート電極層と、第一導電型ソース領域と第二導電型チャネル領域との表面に共通に接触して設けられたソース電極と、第一導電型ドレイン層に接触して設けられたドレイン電極とからなるトレンチ型MOS半導体装置において、トレンチの底部に第一導電型ドレイン層より高濃度の第一導電型ウェル領域を有することを特徴とするトレンチ型MOS半導体装置。

FI (2件)：

H01L 29/78 653 C , H01L 29/78 652 K

引用特許：

出願人引用 (5件)

特開昭64-057623
絶縁ゲート型半導体装置
公報種別：公開公報出願番号：特願平4-194917 出願人：株式会社東芝
特開平2-039473

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審査官引用 (7件)

特開昭64-057623
絶縁ゲート型半導体装置
公報種別：公開公報出願番号：特願平4-194917 出願人：株式会社東芝
特開平4-251983

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