特許

J-GLOBAL ID：200903071650392280

プログラマブル・メモリを具備するデバイスおよびプログラミング方法

発明者： ロックナー,ウィリアム
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 大貫 進介 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平11-539298
公開番号（公開出願番号）：特表2001-519960
出願日： 1998年12月18日
公開日（公表日）： 2001年10月23日
要約：

【要約】好ましくは電子校正されたセンサ(100)であるデバイスは、校正回路(104)に結合された出力を具備する検出素子(102)を含む。校正回路(104)は、EEPROM(114)を含む。EEPROMヒューズ(204)は、EEPROM(114)に関連して用いられ、プログラミング・ディセーブル論理状態では、書き込み/消去プログラム論理(208)をディセーブルする。EEPROMヒューズ(204)は、有効なヒューズ・オーバライド信号(232)のときにのみ消去でき、その入力は最終的にパッケージングされたデバイスではアクセス不能である。

請求項（抜粋）：

デバイスであって: メモリ・アレイおよびヒューズ・セルのプログラミング可能性を表すヒューズ信号を与える出力端子を有するヒューズ・セルを具備する、メモリ・アレイを有する半導体ダイであって、前記ヒューズ信号は、プログラミング・イネーブル論理状態およびプログラミング・ディセーブル論理状態を有する、半導体ダイ; ヒューズ・オーバライド信号を受けるヒューズ・オーバライド端子;および 前記メモリ・アレイおよび前記ヒューズ・セルのプログラミングをイネーブルおよびディセーブルするために前記メモリ・アレイに動作可能に結合されたプログラミング論理であって、前記ヒューズ・セルの出力端子が前記プログラミング・イネーブル論理状態を与えるとき、前記プログラミング論理は、前記メモリ・アレイおよび前記ヒューズ・セルへのデータの消去および書き込みをイネーブルし、前記ヒューズ・セルの出力端子が前記プログラミング・ディセーブル論理状態を与えるとき、前記プログラミング論理は、前記メモリ・アレイおよび前記ヒューズ・セルへのデータの消去および書き込みをディセーブルし、前記ヒューズ・セルの出力端子が前記プログラミング・ディセーブル論理状態を与え、かつ前記ヒューズ・オーバライド信号が前記ヒューズ・オーバライド端子に印加されるとき、前記プログラミング論理は、前記メモリ・アレイおよび前記ヒューズ・セルへのデータの消去および書き込みをイネーブルする、プログラミング論理; によって構成されることを特徴とするデバイス。