特許

J-GLOBAL ID：200903071723931746

半導体記憶装置およびその製造方法

発明者： 常峰 美和 ,  松下 誠
出願人/特許権者： 三菱電機株式会社 ,  菱電セミコンダクタシステムエンジニアリング株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-291850
公開番号（公開出願番号）：特開2000-124416
出願日： 1998年10月14日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】 下部電極の加工性を向上させて、微細化可能なキャパシタを有するDRAMおよびその製造方法を提供する。【解決手段】 キャパシタの下部電極として、バリアメタル膜9の表面を全部覆うように、他の導電性の物質に比べて加工性のよい円筒形状のシリコン酸化膜10が形成されている。また、円筒形状のシリコン酸化膜10およびバリアメタル膜9の側面に沿ってサイドウォール白金膜12が形成されている。

請求項（抜粋）：

半導体基板の上に設けられた上部電極、下部電極およびキャパシタ絶縁膜を有する、信号電荷を蓄積するキャパシタを備える半導体記憶装置であって、前記下部電極の一部を構成する、側面を有する導電性のバリアメタル膜と、前記バリアメタル膜の上表面の略全域にわたって形成されたシリコン酸化膜またはシリコン窒化膜を含む絶縁膜と、前記絶縁膜の側面および前記バリアメタル膜の側面に沿って形成された、前記下部電極の一部を構成する側壁導電膜と、前記側壁導電膜の上面に接するように形成された、前記キャパシタ絶縁膜を構成する誘電体膜と、前記誘電体膜の表面上に形成された、前記上部電極を構成する導電膜とを備える、半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 651 ,  H01L 27/10 621 C

Fターム (12件)：

5F083AD42 ,  5F083FR02 ,  5F083JA14 ,  5F083JA15 ,  5F083JA38 ,  5F083JA40 ,  5F083JA55 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083NA08 ,  5F083PR09